图1中的延时逻辑电路可将串行输入信号serial_in经过延时逻辑后，得到三路具有不同时延的输入信号；而采样比较电路则可对此三路信号分别用本地时钟进行采样，并通过比较三组数据来得出原输入信号与地时钟之间的相位关系；相位译码电路可将前面得到的信号与本地时钟的相位关系进行译码，并产生一个8比特的延时控制信号给延时逻辑电路，最后通过输出电路将锁定的ssl4信号和PLL电路参数的时钟同时输出。
    该电路设计没有用PLL来产生一个4倍于发送端时钟频率的高速时钟信号，而且此电路数据恢复速度快，数据即来即收，整个电路包括后继功能电路都采用同一个时钟，这使得系统电路设计十分简单、高效而且易于实现。
1．2 锁相环及延时逻辑电路
    一般的过采样时钟恢复设计都是用模拟锁相环来产生4倍于发送端系统时钟频率的高频时钟并以此来对数据进行过采样，这样功耗大不说，其模拟和相应的数字模块设计也比较复杂。而本文设计的反馈调节电路，利用的是锁相环里压控振荡器中的延时单元电路的延时能力，这既没有增加锁相环的设计难度，又简化了数字处理逻辑，而且降低了系统功耗，其锁相环及其压控振荡器的延时单元结构框图如图2和图3所示，图4为其延时逻辑电路，其中数据首先经过此延时逻辑电路后分为三路，再通过零延时逻辑电路、四分之一延时逻辑电路、二分之一延时逻辑电路得到三路相差四分之一延时的信号。其信号之间的延时关系如图5所示。