AD669数据锁存采用分段译码结构(Segmented Decoded Architecture)，可减少与数码相关的毛刺，同时采用双缓存锁存结构，避免了虚假模拟信号的产生。AD669内部集成隐埋式齐纳基准，10．000 V基准最大误差为±0．2％。另外AD669具有管脚可定义单极(0～10 V)双极性(一10～+l0 V)输出，并可实现增益及零偏调节。

　　DSP芯片(TMS320F206)工作于20 MHz时钟周期，外挂JTAG仿真口，便于实时烧写、调试程序。DAC工作于边沿触发模式，即LDAC与CS连接在一起，而L1直接接地，两级锁存链接成主从结构。

　　TMS320F206与AD669接口电路框图如图3所示。

　　正常工作状态下，当DSP的I/O口空间选择信号IS以及写选择信号WE其中一个由低变高时，则会使D/A的LDAC-CS产生上升沿(tLOWtHIGH)，开始同时更新两级锁存中的数据。其工作时序如图4所示。

　　4 F206外部数据存储器扩展

　　DSP芯片通常需要通过外部存储器来扩展数据存储空间。F206内部集成64 kB数据存储空间，外部数据存储器可以扩展至32 kB空间。为了使存储接口速度快，选用ISSI公司的高速存储器IS61C3216，该数据存储器为32 k×16 b的CMOS静态RAM，其读写访问时间仅为10 ns。

　　F206芯片的总线请求信号BR以及全局存储器分配寄存器GREG可以把数据存储器扩展至32kB空间。用两块IS61C3216，一组作为局部数据存储器，一组作为全局数据存储器，地址共用8000h～FFFFh。其扩展电路框图如图5所示。

　　当GREG=xx00h时，8000h～FFFFh地址区域被配置为局部数据存储器，此时，BR=1，RAM2禁止访问，RAM1两个使能信号打开，选中RAM1；当GREG=xx80h时，8000h～FFFFh被配置为全局数据存储器，此时，BR=0，RAMl被禁止局部数据存储器将不能访问。

　　通过外部存储器扩展，F206具有64kB的局部数据存储器空间，用来存放指令使用的数据；32 kB的全局数据存储器空间，用来存放与其他处理器共用的数据。

　　5 结 语

　　本文以TMS320F206为例详细阐述了DSP芯片前向通道、后向通道接口电路的设计思路及方法。在系统资源受到限制或设计需要的情况下，可以将A/D和D/A同时配置在DSP的扩展总线上。此时，最重要的是综合考虑A/D和D/A与DSP收发数据时序的匹配。本文设计方案，以电路板的方式已运用于厂家的产品中，对机载雷达的大规模、复杂性信号处理发挥了一定的作用。