２ ＡＤ１６７１控制及采集系统工作原理

    图３是ＡＤ１６７１的ＡＤ转换时序图。

    ＡＤ１６７１在Ｅｎｃｏｄｅ信号上升沿开始Ａ／Ｄ转换，Ｄａｖ信号在本次转换完成前一定时间变低，直到Ｄａｖ出现上升沿表示本次转换结束。为防止数字噪声耦合带来的误差，Ｅｎｃｏｄｅ信号应在Ｄａｖ信号变低后５０ｎｓ内变低。系统中通过８２５４计数器对晶振进行分频来给ＡＤ１６７１提供Ｅｎｃｏｄｅ信号，以满足其工作时序的需要。系统原理图如图４所示。系统初始化时，向８２５４的Ｃｌｏｃｋ０写入计数值，由此可以灵活改变采样间隔，同时写入Ｃｌｏｃｋ１的计数值用来控制采样的个数。晶振采用５ＭＨｚ有源四脚晶振，Ｄ触发器实现触发功能，系统工作原理如下：

    系统初始化完成后，经地址译码器产生Ａｄｄ２信号，使Ｄ触发器状态翻转，由低变到高，８２５４计数使能端Ｇａｔｅ０、Ｇａｔｅ１变高，８２５４开始方式２的计数。当Ｃｌｏｃｋ０的计数时间到时，发出一个宽度为一时钟周期的负脉冲，经反向送入Ｅｎｃｏｄｅ，启动ＡＤ１６７１进行Ａ／Ｄ转换。一次转换结束，利用Ｄａｖ信号将转换的数据写入ＩＤＴ７２０２，同时Ｃｌｏｃｋ１计数一次。当Ｃｌｏｃｋ１计数时间到后，发出一个脉冲，用来实现对Ｄ触发器的清零，使Ｇａｔｅ０、Ｇａｔｅ１变低，停止ＡＤ１６７１转换，完成一次系统的采集工作。

３ ＦＩＦＯ与ＥＰＰ的接口电路

    图５是ＥＰＰ与ＩＤＴ７２０２的接口电路。

    此电路是基于ＥＰＰ１．９设计的。ｎＤａｔａＳＴＢ与ｎＡｄｄＳＴＢ组合产生ｎＷａｉｔ回送信号，实现连锁握手。方案中分别用数据读周期、地址读周期对１＃ＦＩＦＯ、２＃ＦＩＦＯ进行读取。ＥＰＰ模式设定后，对ＦＩＦＯ存储器的读取非常简单。通过产生一个单Ｉ／Ｏ读指令到“基址＋４”，ＥＰＰ控制器就会产生所需的选通信号，用ＥＰＰ数据读周期传送数据。对“基址＋３”的Ｉ／Ｏ操作，可产生地址周期信号。

    Ｃ语言指令如下：

    读一个字节数据：Ｄａｔａ＝Ｉｎｐｏｒｔｂ（Ｂａｓｅ＿Ａｄｄｒ＋４）；

    读一个字节地址： Ｄａｔａ＝Ｉｎｐｏｒｔｂ（Ｂａｓｅ＿Ａｄｄｒ＋３）；

    实际应用中ＦＩＦＯ的存取时间达到ｎｓ 级，ＥＰＰ的速度也接近ＩＳＡ总线的速率。上述接口电路属于高频，电路设计要注意消除干扰。ＦＩＦＯ的读写信源应尽量靠近ＦＩＦＯ，没用到的数据输入端应接地或ＶＣＣ等。