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基于LVDS接口的PC M解码板设计
来源:本站整理  作者:佚名  2009-12-16 10:56:54




3 PCM码解调设计
    PCM解码部分用于接收数字量变换器输出的PCM串行数据并将数据串并转换。该部分需产生两种勤务信号,帧同步信号:周期为25 ms,码宽8μs;码同步信号:频率81.92 kHz,占空比50%,用于数字量变换器内部的时序控制。每8个一组的码同步信号称作一路,在每帧中从第1路开始排到128路结束。模块接收的群信号是串行“0”“1”码,为不归零码。PCM解码部分工作原理:根据帧、码同步信号时序特征,FPGA生成一个数据时序进程,在时钟信号的推动下通过地址推进来输出帧、码勤务信号。数字量变换器输出的串行PCM数据流在码同步信号作用下,通过移位寄存器转换为8位并行数据,通过写信号WR同步将解得的并行PCM码写入到FIFO中。串并转换的工作时序,如图4所示。

    经多次测试,上位机读回的数据按照副帧结束标志EB 90两个bit和帧结束标志14 6F两个bit所组成数据格式的结果与设计要求吻合。


4 结束语
    实践表明:由于采用低压差分信号传送数据,不易受共模噪音影响,可以实现更快的数据传输,同时具有低功耗、低噪声等优良特性;由于总线结构物理层可以采用专用接口芯片实现,而数据链路层和传输层均可采用可编程逻辑器件FPGA实现。因此,总线硬件实现简单,易于低成本解决系统高速通信问题。通过测试分析,该板在PCM解码的抗干扰能力及实现解码数据的高速、可靠传输方面均达到了系统提出的技术指标。

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