组帧的流程，如图6所示。usedw表示1 kB FIFO内所存储的未读数据的bit数。若usedw≥512则表1 kB FIFO内有512个数据可以被打成一个完整的包。若usedw<512表示缓存中的数据不足一帧，这时判断1 kB FIFO中是否还有数据。若usedw>0，则表示FIFO内还有数据。 Timer_ count是一个特殊的计数器，它表示连续多少个时钟周期没有从USB读取过数据，当从USB读取数据时，它会被清零。若Time_count=1 024l贝0表示l 024个时钟周期都没有从USB读取过数据，便把1 kB FIFO中剩余的数据补零打包发送出去。
2．4发送端OSB接口电路实现
    发送端USB接口电路，如图8所示。

 

2．5 发送端接口电路数据波形
    图9是利用FPGA开发工具QuartusⅡ6．O提供的虚拟逻辑分析仪逻辑分析测试图。如图9所示，u_flagc是USB芯片中FIFO的空满信号，它表示USB的FIFO中是否有数据，若u_flagc为高电平表示有数据。bit_out是数据进行组帧打包后输出的比特流，比特流将送入通信系统的基带部分进行信道编码。bit_valid为高电平对应bit_out中的有效数据。rdusedw表示FPGA控制电路FIFO中的剩余数据。当FPGA控制电路FIFO中的数据满512 bit时，控制电路从FIF0中读取一帧数据。state表示状态机的状态转换，0表示等待状态，状态1时发送帧头数据，状态2时发送帧长数据，状态3时发送有效数据。

 

3 收端计算机与UWB通信系统接口的实现
3．1 接收端USB接口方案
    如图10所示，数据解帧模块通过串行移位寄存器对比特流数据进行初步缓存，同时进行数据帧头检测，一旦检测到帧头，并且FIFO中有存储空间，就对缓存的比特流进行解帧处理，将解帧后的数据送入128 kB FIFO，否则一直检测帧头。128 kB FIFO模块用于进行数据缓冲，匹配前后模块之间速率。USB接收端状态检测与控制模块是用来检测相应状态的标志信号，产生同步写入USB接口FIFO中数据的信号u_ifclk和u_slwr，在u_ifclk的上升沿与u_slwr有效电平期间，将基带模块输出到总线上的数据写入USB接口芯片中。

 

3．2 接收端USB接口芯片控制电路
    流程如图11所示。