代码CACHE一致性

图 7中描述了其它主机对L2中代码进行修改的情况。这种情况下，当内核第一次执行此部分代码时，这部分代码会被加载到L1P中。之后如果被其它主机修改，内核仍会从L1P中读取原来的代码而不是更新后的代码。因此需要软件进行图中2指示的操作。软件不需要进行代码的搬移，只要在内核重新执行此部分代码之前将L1P中此部分内容失效。当内核再次执行此部分代码的时候，会按照CACHE的正常机制进行此部分代码的重新加载，从而保证内核可以读取到更新后的代码。

图 7 其它主机修改L2代码的情况

图 8描述的是其它主机对DDR2中代码进行修改的情况。这种情况下，需要在内核重新执行此部分代码前，将L1P和L2 CACHE中的相应内容进行失效以保证内核执行时可以将最新的代码加载到L2和L1P CACHE中。操作顺序如下：内核对修改代码会转换为对存储器的写操作，由于L1D只对读不命中的情况才分配CACHE，所操作的代码一定不在L1D CACHE中，更新的代码会被直接写到L2中，如果修改的是DDR2中的代码，数据可能会被更新到L2 CACHE中。之后的所有操作与上述两种情况的处理相同。

图 8 其它主机修改DDR2代码的情况

数据CACHE一致性

对于数据部分的一致性维护，需要由软件维护的情况是6)，包括内核对DDR2的读取和写两种情况。图 9和图 10分别描述了这两种情况。

图 9 内核对DDR2上的数据读的情况

图 10 内核对DDR2上的数据写的情况

本文小结

高速缓存一致性问题是DSP应用中常见的问题，TI C64x+ DSP是业界高性能信号处理平台，具有优良的高速缓存性能。C64x+平台上高速缓存一致性问题维护可以归纳为以下两点：1) 代码部分的一致性问题需要由软件来维护；2) 只有当内核和其它主机共同需要访问的数据缓冲区在外部存储器中的时候，数据高速缓存一致性问题才需要由软件来进行维护。其它情况下，数据高速缓存一致性都会由硬件自动完成。