对该主控制器有以下两点需要说明：
    (1)器件仅在上电后进行一次初始化配置，进入正常工作状态后就不再改变工作模式。初始化时序仿真结果，如图4所示。

    (2)当SDRAM工作在全页突发模式时，读写操作所访问的地址将在页内循环，直至收到Burst-Termi-nate命令或Pre-charge命令。由于在Burst-Termi-nate命令后还需发出Pre-charge命令，才能保证芯片正常工作，因此设计采用了Pre-charge命令终止页模式。为保证LENGTH数据中正确读出或写入SDRAM，发出Pre-charge命令时必须满足一定的时序要求。对于读操作，Pre-charge应在最后一个有效输出数据之前CL-l时钟发出；对于写操作，Pre-charge应在最后一个有效输入数据之后tDPL时间发出。图5和图6给出SDRAM控制器的读写操作时序仿真结果，其中，OUT_VALID及IN_VALID信号分别表明输出及输入数据有效。

3 结 语
    针对实时图像处理系统的特点，定制SDRAM控制器。在Altera公司的主流芯片Cyclone II(EP2C70F896C6)上成功地使用了Verilog HDL编程语言，其占用355个逻辑单元(不到FPGA总逻辑资源的1％)；4个M4K块和1个PLL锁相环。在320×240的实时红外热成像系统中，该SDRAM控制器的工作状态良好，并可通过改变LENGTH参数而方便地用于任意分辨率的实时图像处理系统中，可移植性强。