(2) 根据Send_one_dual信号的值，决定进入单（双）载波SOF状态，通过计数器控制状态持续时间，并且根据Send_slow_fast信号的值调整计数器的值。在此状态的第一个时钟周期捕获并锁存状态机送出的Send_data信号的值，以决定下个编码状态。在此状态结束的前一个周期，使Send_shift_en信号的值有效，通知状态机进行移位操作。并根据锁存的Send_data信号的值判断下一个状态，从而进入logic 0或者logic 1的编码状态。

　　(3) 进入数据发送状态后，同样在第一个时钟周期捕获并锁存此时的Send_data信号的值，以确定下一个状态。通过计数器精确控制状态持续的时间，并在结束前的第二个周期捕获Send_data_end信号的值。如果这个值无效，则表示状态机的数据没有发送完，因此在结束前一个周期发送 Send_shift_en信号，让状态机进行数据移位操作。如果这个值有效，则说明状态机的数据已经发送完毕，因此在该位编码状态的最后一个周期不用再发送Send_shift_en信号，只需转入最后一位数据的编码状态即可。

　　(4)等待最后一位数据编码完成，模块进入EOF状态。当EOF发送完毕时，Send_over信号有效，通知状态机编码结束。

　　该模块的时钟频率为Fc/4，而输出给模拟部分的脉冲信号的频率为Fc/32和Fc/28,同时还有未调制的部分。为了满足不同输出形状的需要，应设置波形输出模块。在该模块中进行适当的分频，并且在每个状态的不同部分，设置不同的标志位，用于控制最后的波形输出模块。在这里，状态决定输出的时间长度，而波形输出模块则决定输出的形状。

　　这种设计思想在于：当前状态输出上一个状态的数据，同时捕获当前状态的数据，用于下一个状态的输出。这样就保证了有充足的时间锁存数据，从而避免了锁错数据，提高了抗干扰能力。

　　5 模块仿真波形及FPGA实现

　　这里采用Verilog硬件描述语言将上述设计思想的数据转换成相应的代码，在ISE7.1环境下编译、仿真、下载。ISE是Xilinx FPGA/CPLD的综合性集成设计平台,该平台集成了设计输入、仿真、逻辑综合、布局布线与实现、时序分析、芯片下载与配置、功率分析等几乎所有设计流程所需的工具。将代码程序用Xilinx Spartan-3系列X3S200芯片进行下载验证，所得出的在单载波低速模式下的信号波形图如图8所示。

　由图可知，该波形完全符合标准，能够成功地进行曼彻斯特编码。

　　本文介绍的曼彻斯特编码模块已成功应用于基于ISO/IEC 15693标准的RFID电子标签开发项目中。从验证与仿真的结果可知，该模块编码准确性高、抗干扰能力强，同其他设计方案相比，该方案还具有占用硬件资源少、易于维护等优点。