图2左边的PowerPC和存储器控制器通过PLB总线互联在一起，构建了Linux操作系统和接口控制芯片的软件部分的运行平台。
    PowerPC架构中还包含了通用的OPB总线，用来进行外部设备的互联。OPB总线通过一个PLB-OPB桥连接到PLB总线，如图2右边所示。连接到OPB总线的外部设备只有一个，也就是光纤通道传输核。
    用户接口定义了接口控制芯片的用户接口。根据应用环境的不同，这个模块有不同的实现方法，如PCI或USB。
    当用户有数据需要发送时，通过接口控制芯片的用户接口将数据按标准格式存人芯片内部的数据存储器，并通过设置相应的寄存器请求接口控制芯片的数据传输服务。然后，软件代码将数据接管过来，先为这次数据(IU)传输分配相应的软件资源(交换状态块、序列状态块等)用以记录数据的发送状态。等完成相应的处理后，PowerPC通过光纤通道传输核提供的接口通知传输核对数据进行处理，包括分片、成帧、CRC计算和8B／10B编码等任务。最后，传输核通过输出引脚输出高速串行数据去调制光发射机并发送到光纤链路。
    当从输入链路上接收到数据时，传输核首先对数据进行处理，包括位同步、串并转换、8B／10B解码、字同步、有序集检测、CRC校验和帧提取。当有效帧接收到并存到接收缓冲区后，硬件模块设置相应的寄存器通知Power-PC，然后PowerPC对接收到的帧进行处理，包括分配相应的软件资源、帧重装。当属于一个序列的所有帧都正确接收完后，PowerPC通过用户接口模块通知用户模块，用户模块接收到数据后自行进行处理。

3 硬件设计
    接口控制芯片的硬件部分也就是图2中的光纤通道传输核，负责将数据帧按标准规定的格式从发送缓冲区传输到链路另一端的接收缓冲区。为了正确有效地完成这个任务，接口控制芯片的硬件部分实现以下一些功能：缓冲到缓冲的流量控制、链路级别的差错检测和恢复、字同步、有序集检测、帧提取、8B／10B编解码和串并／并串转换等功能。接口控制芯片的硬件部分功能框图如图3所示。

3．1 发送控制逻辑
    发送控制逻辑的功能是控制帧、原语信号和原语序列的发送顺序，使之符合光纤通道标准，主要包括保证连续帧之间具有足够的间隔和在帧之间插入原语信号。
    发送帧的CRC值也由发送控制逻辑计算，传统的串行计算方法达不到要求的速率，这里采用并行CRC算法进行计算，每个时钟有效沿可以计算32位数据，大大提高了数据吞吐量。
    缓冲到缓冲流量控制也在发送控制逻辑中实现。发送控制逻辑维持一个计数器，表示当前已发送但还未被确认的帧的数目，每当发送1帧，计数器加1；当接收到 R_RDY原语信号时，计数器减1。如果这个值小于配置寄存器中的BB_Credit值，则表示可以继续发送帧；否则，表明目标端口已经没有可用的接收缓冲区，发送控制逻辑此时就不往外发出帧。
3．2 接收控制逻辑
    8B／10B解码出来的数据是字节数据，而所有的有序集都是字，因此需要在输入的字节流中正确区分出字边界。接收控制逻辑内部的字同步模块和接收状态机协同工作，实现这一功能。标准规定的接收机状态转换图如图4所示。
3．3 8B／1 0B编解码
    传统的编解码方法由数字逻辑实现，主要是为了节省逻辑资源。由于FPGA内含有丰富的RAM，使其作为编解码的载体既可以降低复杂程度又可以提高编解码的速度，待编码的数据作为地址线输人，编码数据存在RAM内从数据线输出。
3．4 端口状态机
    作为链路级差错检测与恢复的核心，端口状态机对收发链路的状态进行监测。每当链路状态出现异常，端口状态机就根据异常的起因启动不同的链路恢复协议来对链路进行恢复。如果恢复失败，那么端口状态机就通过状态寄存器向上层报告。出于版面的考虑，简化的端口状态机的状态转换图如图5所示。

3．5 其他模块
    异步FIFO：由于接口控制芯片的接收部分使用从接收数据中恢复出来的时钟，因此和芯片的主时钟是异步的。当将接收到的数据交给其他工作于主时钟的模块处理时需要进行速率调整。异步FIFO用于实现这个功能。串并／并串转换：高速的串并转换对器件性能有较高要求。FPGA内部集成了专用的硬核 (RocketIO)用来实现这一功能，因此对其进行适当的配置即可。这样节省了专用的串并转换芯片。
    配置寄存器存储一系列的工作参数，如(R_T_TOV、E_D_TOV等)，复位后以默认值初始化寄存器。完成注册后，使用新值更新寄存器。
    光纤通道传输核通过状态寄存器来表示自己当前所处的状态(如在线、离线等)。