由于串行RapidIO提供了可靠的错误检测机制，并且将传输时钟嵌入到数据中，消除了数据与传输时钟之间的信号偏移，因而使得芯片间的数据可以准确、稳定地传输。另一方面，串行RapidIO即使工作在4x模式下也只需要19个引脚，其低引脚数的特点使得各芯片在布局布线方面的复杂度显著降低，变得十分简单。
3．2 测试验证
    硬件实现图2所示的架构共使用了1片MPC8572CPU，2片VIRTEX-5LXT系列的FPGA(FPGA1／2)，3片 TNS320TC16488 DSF(DSP 1／2／3)以及TS1578 SRIO SWITCH。其中，CPU和FPGA均采用3．125 Gb／s的4x模式；DSP则采用3．125 Gb／s的1x模式。
    表1显示了多条数据通路同时进行数据通信的实测峰值流量。其中，任意一条数据通路的发送流量与接收流量都是相等的，由此可以证明该架构可以对数据进行可靠完整的传输。与此同时，4x模式(1x模式)下的数据流量可以达到8．76 Gb／s(2．23 Gb／s)，这与第3．1节中分析的最大9 Gb／s(2．3 Gb／s)左右的流量相吻合，也验证了该架构对数据的高速低延时传输特性。

    为了验证该架构进行分布式处理的可行性，特意在FPGA 1与DSP1／2／3之间进行了多播实验。实验结果如表2所示，各DSP均能接收到来自FPGA 1的多播数据，且各DSP的接收流量与FPGA 1的发送流量相同，由此可以推断各DSP能完整接收FPGA 1发送的多播数据，从而证明了分布式处理是可行的。另外，从测试结果可以发现，不同的数据通路在同一时间段均能近似以最大流量的方式进行通信。这充分说明了该架构具有点对点灵活通信的特性。

    通过以上的测试验证，一方面证明了第3．1节中的优点分析是正确的。另一方面也证明了使用本文提出的架构方案完成各芯片间的数据传输是合理可行的。对于本文提出的架构而言，各种拓扑结构均能通过Ra-pidIO实现，因此，保证了数据在各芯片间能够自由可靠地传输，确保了该架构能够很好地完成基带处理任务。

4 结 语
    串行RapidIO是一种用于芯片或背板间互联的新型高速接口。本文提出的基于串行RapidIO的无线通信基带处理系统架构具有灵活、可靠、高性能等特点，使其相对于传统的基带处理系统架构体现出了很强的优越性，能够很好地满足无线通信技术的发展需求，具有很长的生命周期和广阔的应用空间。