图2所示为一个标准的频率乘法器。它的原理是：将一个稳定的频率源送入非线性的电路中，然后选择性地产生想要的谐波输出。这一输出经过严格的滤波，然后通过线性放大器重新放大，进行损失补偿。
 由于谐波级数越高其输出越低，为了将频率从一个低阶的参考源(如晶振)升高到微波频率，我们需要多级电路。这就是频率乘法器的缺点，它常常使设计变得非常复杂而且昂贵，且效率却很低。另一方面，乘法器也有其优点，那便是它几乎可以达到任何想要的高频。

　　低成本的高频PLL

　　新一代的低噪音高频单芯片分频器为RF设计者提供了一种低成本的高性能解决方案，可用来取代频率乘法器。采用Zarlink提供的13.5GHz分频器，设计者可通过成本较低的锁相环(PLL)电路为VSAT和其它RF器件构建高频源。分频器可扩展单芯片频率合成器的输出范围，从而保证工作于高频的 PLL的相关正向设计得以顺利进行。

　　图3是一个基频合成器电路，它由一个压控振荡器(VCO)、一个可变分频器和一个相位比较器构成。

　　基于低噪音单芯片高频分频器的PLL设计

      加在VCO上的控制电压决定了VCO的输出频率。相位比较器产生的电压与两个输入信号的相位差成比例。这一电压控制着VCO的频率，从而保证通过分频器后(fN)从VCO反馈回来的相位比较器输入频率与参考输入fr的相位一致，以此保证频率相同。因此，VCO的频率保持为N×fr。这样的合成器将生成一系列间隔为fr的频率。

     单芯片频率合成器的最大范围通常限制在2-3GHz，一方面是受市场决定，另一方面则因为频率太高时合成器的功耗会过大。为了产生高频源，合成器通常在PLL中与一个独立的外部分频器进行耦合。这个分频器将频率源“预分”到一个可被合成器处理的频率。

        PLL价廉物美，但目前为止，它们的最大频率受低噪音商用分频器的频率响应限制。