2 电路实现

     就低基准电压缓冲器而言，设计采用PMOS差分输入级。影响性能指标的关键因素包括输入差分放大器的增益、噪声容限、共模抑制能力等。输入协议中频率最高的是HSTL协议，它可以达到200 MHz以上的工作频率。以HSTL协议为例，JEDEC8标准定义了DC及AC两种逻辑标准，且两种标准之间有大约100 mV的电平差值。这是因为当输入信号始终大于DC阈值时，逻辑状态可以保持稳定，避免发生翻转，便于设计高增益的差分输入级。噪声容限NM在输入输出电路中是特别重要的指标，过低的噪声容限会容易引起逻辑错误。高噪声容限NMH与低噪声容限NML分别定义为

   对于HSTL协议来说，单端输入时的典型VMH及NML均为250 mV，差分输入时则可以抑制650 mV的共模噪声，在设计时还应尽量提高差分输入管的等效小信号增益gm，提高共模抑制比CMRR。为防止衬底噪声耦合到输入通路，可以在设计时在版图中加入保护环，对其进行隔离。

    高基准电压缓冲器设计思路与低基准电压缓冲器基本相同，但输入端采用的是NMOS差分输入级。单端输入缓冲器的基本结构类似于一个施密特触发器，具有较高的输入门限电压，在输入信号达到门限电压之后，输出通过缓冲器翻转，并进行整形。

   可编程延迟模块采用多级反相器延迟线结构，并有多个选择输入路径，利用各个路径反相器数量及尺寸的不同，通过四个开关管控制延迟量。在进入芯片之前，经过延迟的信号与未经过延迟的信号还可通过一个多路选择器MUX进行选择，以满足内部时钟的不同需要。最终完成的电路如图3所示。