3.2参数确定

根据CIS SV233A4W传感器特性可知，启动脉冲SP的脉宽应大于100 ns，而移位时钟CIS1_CLK最大频率为5MHz。脉宽大于50 ns，采样一行的典型时间是0.5 ms。若每张钞票需采样60行，则一张钞票最少需要30 ms，1分钟最多可采样1800张钞票。传感器的输出数据相对于移位时钟的延时为68ns，所以A／D转换器AD9822的读取时钟S1_CLK2与移位时钟CIS1_CU(需满足上述关系。由A／D转换器AD9822的特性可知，读取时钟S1_CLK2的脉宽大于10 ns，输出时钟AD1_CLK大于30 ns。S1_CLK2的频率与CIS1_CLK相同，AD1_CLK的频率应该是S1_CLK2的3倍频(3通道SHA模式)，而相位应在S1_CLK2之后。

3.3设计实现

CPLD的内部结构如图4所示。CLOCK(50 MHz)为系统的基准时钟，通过分频器件DIV_N产生不同倍率的分频时钟。DIV_N输出的分频时钟(S1、AD1、WR、ADR0)作为系统中各时钟的基本信号，与行采样使能SAMPLE_EN逻辑与后，得到传感器移位时钟CIS1_CLK，A／D采样时钟S1_CLK2，A／D转换输出时钟AD1_CLK，RAM地址时钟ADR0_CLK和RAM写时钟WR_CLK信号，这些时钟信号只有在输入有效数据时使能，这样可避免读人干扰数据，还可降低系统功耗。在DIV_N中仅采用一个计数信号对CLOCK上升沿计数，计数状态下，根据所需波形输出特定向量，共用一个计数信号实现不同倍率分频，严格保证信号之间的相位关系。

对管信号N2和码盘输出脉冲信号MCLK，在电平跳变的前后产生的毛刺可采用数字可重触发器FILTER_16滤除。CLK为同步时钟；当输入信号Vin_L为低电平时，Vout为高电平，并对内部计数器同步置数15；当输入信号Vin_L为高电平时，计数器由计数值15对CLK上升沿递减计数，计数至0时，Vout在下一个CLK上升沿输出低电平；CL对Vout和内部计数器异步清零，初始化。Vout信号可用于滤除负脉冲Vin_L的毛刺，Vout的下降沿相对于Vin_L的上升沿有16个CLK时钟延时。