摘要：介绍了ADI公司的新一代高性能TigerSHARC处理器ADSP-TS201S的结构和性能，并结合与TS101S的对比说明了TS201S在性能上的改进；给出了基于TS201S进行系统设计的基本方法及设计过程中应该特别注意的问题；最后给出了多片系统的典型设计电路图，同时说明了TS201S外围电路的配置和多片级联的方法。

    关键词：ADSP-TS201S；系统设计；多片系统

美国模拟器件公司(ＡＤＩ)在继ＡＤＳＰ－ＴＳ１０１之后，于２００３年下半年又推出了新一代高性能Ｔｉｇｅｒ-ＳＨＡＲＣ处理器ＡＤＳＰ－ＴＳ２０１／２０２／２０３。此系列处理器片内集成了更大容量的存储器，性价比很高。它们兼有ＡＳＩＣ和ＦＰＧＡ的信号处理性能和指令集处理器的高度可编程性与灵活性。适用于高性能、大存储量的信号处理和图像应用，例如雷达与声纳应用、无线基站、图像处理系统及工业仪器仪表等领域。考虑到ＡＤＳＰ－ＴＳ２０２／２０３与２０１有许多相似之处，本文仅以ＴＳ２０１Ｓ为例进行介绍。

１ ＴＳ２０１Ｓ的结构和功能

ＴＳ２０１Ｓ在继承了ＴＳ１０１Ｓ基本结构的基础上，又作了进一步改进。其改进后的内部结构如图１所示，ＴＳ２０１Ｓ内部可分成ＤＳＰ核和Ｉ／Ｏ接口两部分，这两部分通过四条总线来传送数据、地址和控制信号。

图1

    ＤＳＰ核包括程序控制器、数据地址产生器和双运算模块。程序控制器提供完全可中断的编程模式，支持汇编语言和Ｃ／Ｃ＋＋语言编程和１０指令周期流水；ＩＡＢ可以预存５条指令；ＢＴＢ减小了分支跳转延迟。数据地址产生器包含两个ＩＡＬＵ，支持立即寻址和间接寻址；支持位反序和环形缓冲寻址，便于数字信号处理的一些特殊运算。双运算模块能够独立或者同时工作来实现ＳＩＭＤ引擎，每个周期每个运算模块可以执行２条运算指令。

Ｉ／Ｏ接口包括内部存储器、外部设备接口、ＤＭＡ控制器、链路口和ＪＴＡＧ口。内部存储器空间为２４Ｍ位ＤＲＡＭ，尽管ＴＳ２０１Ｓ和ＴＳ１０１Ｓ都采用０．１３微米ＣＭＯＳ工艺制造，但是由于ＴＳ２０１Ｓ的存储器容量是ＴＳ１０１Ｓ的四倍，因此ＴＳ２０１Ｓ的性能比ＴＳ１０１Ｓ大为提高。其外部设备接口包括主机接口、多处理器接口、ＳＤＲＡＭ接口和ＥＰＲＯＭ接口。１４个ＤＭＡ通道无需处理器的干预即可完成设备之间的数据交换。完全双向的链路口采用低压差分信号?ＬＶＤＳ?链路口技术，从而达到４Ｇｂｐｓ的数据吞吐量。ＩＥＥＥ１１４９．１兼容的ＪＴＡＧ接口用于片上仿真。

ＴＳ２０１Ｓ支持３２位和４０位的浮点运算以及８、１６、３２和６４位的定点运算。每周期执行多达四条指令，在６００ ＭＨｚ的时钟速率下，可以达到每秒４８ 亿次乘加运算?ＧＭＡＣＳ?和每秒３６ 亿次浮点运算(ＧＦＬＯＰＳ)的速度。

２　ＴＳ２０１Ｓ与ＴＳ１０１Ｓ的结构性能比较

与ＴＳ１０１Ｓ相比，ＴＳ２０１Ｓ性能的增强主要表现在运行速度、存储器结构和链路口结构上。表１所列为ＴＳ２０１Ｓ和ＴＳ１０１Ｓ的主要性能异同点，以供应用ＴＳ１０１Ｓ芯片的系统在进行升级时参考。

表1 TS201S与TS101S的结构性能对照表

表2 电源工作参数典型值

３　系统设计

在ＴＳ２０１Ｓ进行信号处理系统设计时，有许多需要特别注意的问题，其中包括电源供电、时钟系统、链路口等。下面就这几个方面分别予以介绍。

３．１ 电源供电系统

ＴＳ２０１Ｓ处理器有四种电源：ＶＤＤ?内核逻辑?、ＶＤＤ＿Ａ?模拟 ＰＬＬ?、ＶＤＤ＿ＩＯ?外部 Ｉ／Ｏ?和可选的ＶＤＤ＿ＤＲＡＭ?ＤＲＡＭ?。表２列出了在６００ＭＨｚ时钟频率下的主要电源和电流的典型值，这是在设计过程中选择电压调节器时必须考虑的问题，即所选择的电压调节器的输出电压必须在要求的电压范围内，输出电流必须大于最大负载的电流值。

每个处理器要单独供电。且要有旁路电容去耦，在ＰＣＢ设计时，旁路电容的摆放原则上应尽量靠近电源引脚。

特别注意系统中每一个处理器的ＶＤＤ＿ＤＲＡＭ电源，最少要在其引脚附近放置六个１ｎＦ的高频旁路电容、两个１０ｎＦ电容和四个０．１μＦ电容。

在ＰＣＢ设计中，不同电源的去耦电容的排放顺序是：(１) ＶＤＤ＿Ａ到ＶＳＳ旁路电容；(２) ＶＤＤ到ＶＳＳ旁路电容；(３) ＶＤＤ＿ＤＲＡＭ到ＶＳＳ旁路电容；(４) ＶＤＤ＿ＩＯ到ＶＳＳ旁路电容。

    ＴＳ２０１Ｓ有一个电压参考引脚ＶＲＥＦ，这个引脚可用来对ＴＳ２０１Ｓ的一些输入引脚设置参考电压，该参考电压ＶＲＥＦ应当设置为ＶＤＤ＿ＩＯ的一半。连到ＴＳ２０１Ｓ上的３．３Ｖ供电器件如（ＦＰＧＡ、ＡＳＩＣ或存储器）应该在ＶＤＤ＿ＩＯ后再加电。

３．２ 时钟系统

给时钟系统供电的引脚是ＳＣＬＫ１＿ＶＲＥＦ和ＳＣＬＫ２＿ＶＲＥＦ，这两个ＳＣＬＫ＿ＶＲＥＦ引脚必须连接到同一个参考电压上。ＳＣＬＫ＿ＶＲＥＦ的电压应当设置为ＳＣＬＫ输入电压的一半。ＶＲＥＦ和ＳＣＬＫ＿ＶＲＥＦ可以共用一个参考电压，但去耦电容应放置在ＳＣＬＫ＿ＶＲＥＦ附近。

ＳＣＬＫ１、ＳＣＬＫ２是时钟源输入引脚，引脚附近应连接一个简单的ＲＣ延迟电路，用于调节ＳＣＬＫ１和ＳＣＬＫ２之间的时序偏差。引脚ＳＣＬＫＲＡＴ２－０用于设置ＰＬＬ的时钟倍率Ｎ。可由ＳＣＬＫ倍频产生核时钟，即核时钟ＣＣＬＫ＝Ｎ×ＳＣＬＫ。对ＳＣＬＫ进行奇数次倍频可使占空系数缩短为５５／４５，因此建议最好使用奇数次倍频。

３．３ 链路口

ＴＳ２０１Ｓ有四个全双工链路口，每个链路口均可独立地进行接收和发送操作。同时通过ＴＳ２０１Ｓ芯片的ＴＭＲ０Ｅ引脚可将链路口的数据宽度设置为１位(默认)或４位。如果需要改变该默认值，只需在ＴＭＲ０Ｅ和ＶＤＤ＿ＩＯ之间加一个５００Ω的上拉电阻即可。

在进行ＰＣＢ设计时，链路口间的连接除了要遵循最基本的ＰＣＢ设计原则外，还有更严格的要求：

●每一个连接链路的ＬＶＤＳ接收对都需要接１００Ω(误差１％)的电阻，且要靠近接收引脚放置。

●链路口之间的连接应该是点对点的。

●对高速４－ｂｉｔ操作，链路口时钟信号应放在四组ＬＶＤＳ数据信号之间。

●链路时钟线应放置在链路数据线之间，且线之间距离尽量最大，线的长度尽量短，过孔尽量少，ＬＶＤＳ对之间不要有信号或过孔。

●最好把ＬＶＤＳ信号单独置于一层，且放于ＰＣＢ的底层或顶层，电源层或地层位于ＬＶＤＳ下方，也可以把ＬＶＤＳ信号放在电源层和／或地层的夹层中，总之与ＬＶＤＳ信号层相邻的上下层不能是信号层。

３．４ 其它引脚考虑

在单处理器系统中，处理器的ＩＤ２－０必须设置为“０００”。在多处理器系统中，处理器的ＩＤ必须从“０００”到“１１１”进行编号；一个处理器簇可以有八片ＤＳＰ。

此外，ＴＳ２０１Ｓ还带有一些可以不连接（ＮＣ）的引脚，设计时，一定不要将这些引脚连接到电源或地端，而应使之保持悬空状态。其余有定义的引脚可在应用时参照数据手册进行连接。

图3

４　多片系统设计

在大型的信号处理系统中，单芯片往往不能满足速度和性能的需要，因而需要多处理器系统。ＴＳ２０１Ｓ处理器系列可提供两种类型的接口，即簇总线接口和链路接口，可支持多达８个ＴＳ２０１Ｓ处理器，而无需外部逻辑电路。簇总线接口的主或者外部存储器能够共享公共总线和全局存储器映射，从而形成一种非常简单的多处理器编程模式。链路口可提供ＴｉｇｅｒＳＨＡＲＣ 处理器之间或处理器与其它器件之间的点对点进行完全双向通信。本例中采用的是链路接口方式，它的主要优点是电路连接简单，无需总线仲裁。

图２是某雷达信号处理系统的结构框图，系统输入为中频模拟信号，输出为视频模拟信号。整个系统主要包括Ａ／Ｄ转换器、ＦＰＧＡ、ＥＰＲＯＭ、２片ＴＳ２０１Ｓ、Ｄ／Ａ转换器等集成芯片。图３中给出了ＴＳ２０１Ｓ信号引脚的参考配置，由于篇幅所限，图中，对其它集成器件只作了示意性的连接，ＴＳ２０１Ｓ电源在前面已作了介绍，这里略去。ＳＣＬＫＲＡＴ２－０＝“０１１”，即８０ＭＨｚ晶振７倍频后为５６０ＭＨｚ。中频模拟信号经高速Ａ／Ｄ转换器转换成１２位的数字信号，经ＦＰＧＡ锁存之后进入第一片ＤＳＰ的数据总线ＤＡ-ＴＡ０－ＤＡＴＡ１１，并在ＤＳＰ１内进行信号处理，之后再经过链路口Ｌ０互传数据，数据在ＤＳＰ２内作进一步的信号处理。处理后的信号经过数据总线输出到Ｄ／Ａ转换器转换成模拟视频信号输出。基于此结构的加载采用的是ＥＰＲＯＭ和链路口相结合的方法。Ｅ-ＰＲＯＭ用于存储用户程序，ＤＳＰ１直接与ＥＰＲＯＭ相连，ＤＳＰ２通过ＤＳＰ１的链路口Ｌ１加载用户程序。ＤＳＰ标志引脚ＦＬＡＧ与ＩＲＱ引脚相连后可作为ＤＳＰ１和ＤＳＰ２在进行数据传送和程序加载时的中断触发信号。设计时，若有些信号引脚如内部上拉或者下拉不够，还可外接上拉或者下拉电阻。