单片机控制的自动锁相调频发射机的设计

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单片机控制的自动锁相调频发射机的设计

来源：本站整理作者：佚名 2008-04-07 09:50:00

摘要本文介绍了利用基于单片机AT89C2051控制锁相环组成调频发射电台的设计实现。设计所选用的锁相环是采用Bi-CMOS工艺，具有吞除脉冲功能的单片串行集成锁相频率合成器芯片，具有很高的频率稳定度和极低的相位抖动，配合单片机可实现灵活方便的编程和控制。
关键词：锁相环频率合成器调频稳定度单片机AT89C2051

0 引言

无线电技术诞生以来,信息传输和信息处理始终是其主要任务。要将无线电信号有效地发射出去,天线的尺寸必须和电信号的波长为同一数量级^[1]。为了有效地进行传输,必须将携带信息的低频电信号调制到几十MHz～几百MHz以上的高频振荡信号上,再经天线发送出去。为减小各种因素引起的系统不稳定，增强系统的可靠性，系统必须包括自动增益控制、自动频率控制和自动相位控制(锁相环)在内的反馈控制电路。其中锁相环电路的性能就显得尤其重要。本文所讨论的就是一个利用锁相环组成的直接调频信号合成器、小功率发射机并由此而组成一个调频发射电台的设计。

1 系统的整体设计方案

1．1 调频发射电台基本原理

发射电台的原理很简单，如图1所示，携带信息的低频电信号调制到一个高频信号中，再经高频功率放大器放大后由天线发射出去。

图1 发射电台的基本原理框图

图2 系统整体实现框图

1．2 整体实现框图^[2]

本设计采用锁相环直接调频的方案，使其不仅具有很高的频率稳定度（约10-6），还具有比较高的最大频偏量。整体系统框图如图2所示。晶振为振荡源提供基准频率信号，振荡源采用PLL频率合成方式。调频利用调制信号直接加到压控振荡器上来实现的。压控振荡器由变容二极管和晶体三极管组成电容三点式振荡器。射频功率放大器采用效率比较高的丙类功放。整个系统由单片机实现控制和显示频率等功能。

2．各主要部分原理

2．1 锁相环的工作原理^[3][4]

锁相环最基本的结构如图3所示，由三个基本的部件组成：鉴相器（PD）、环路滤波器（LPF）和压控振荡器（VCO）。鉴相器是个相位比较装置，把输入信号Si(t)和压控振荡器的输出信号So(t)的相位进行比较，产生对应于两个信号相位差的误差电压Se(t)。环路滤波器的作用是滤除误差电压Se(t)中的高频成分和噪声，以保证环路所要求的性能，增加系统的稳定性。压控振荡器受控制电压Sd(t)的控制，使压控振荡器的频率向输入信号的频率靠拢，直至消除频差而锁定。

图3 锁相环的基本结构

图4 吞除脉冲式数字锁相频率合成器的框图

锁相环实质是个相位误差控制系统。通过比较输入信号和压控振荡器输出信号之间的相位差，从而产生误差控制电压来调整压控振荡器的频率，以达到与输入信号同频。在环路开始工作时，如果输入信号频率与压控振荡器频率不同，则由于两信号之间存在固有的频率差，相位差势必一直在变化，鉴相器输出的误差电压就在一定范围内变化。在这种误差电压的控制下，压控振荡器的频率也在变化。若压控振荡器的频率能够变化到与输入信号频率相等，在满足稳定性条件下就在这个频率上稳定下来。达到稳定后，输入信号和压控振荡器输出信号之间的频差为零，相差不再随时间变化，误差电压为一固定值，环路就进入“锁定”状态。

2．2 吞除脉冲式数字锁相频率合成器的构成

为保证足够小的信道间隔和比较高的工作频率，可采用吞除脉冲式数字锁相频率合成器。所谓“吞除脉冲”技术，就是采用高速双模前置分频器，根据模式控制电平的高低，来控制它的分频比为P 或P+1。此类数字锁相频率合成器的结构如图4所示。

图中fr为参考频率，fP为反馈频率，NP、A为分频比系数，fvco为压控振荡器输出频率。变模前置分频锁相环频率合成器，采用吸收计数器和主计数器及双模前置分频器构成对压控振荡频率进行分频方式的“吞脉冲”分频技术。吸收计数器在预置完毕分频比NP和A后，在计数期间呈减法计数工作状态。双模前置分频器有两种分频比P与（P+1），分频比的切换受吸收计数器所产生的模式控制信号的控制，在吸收计数器计数期间，模式控制信号为高电平，前置分频器的分频比为（P+1），只有当吸收计数器减法计数到零，停止计数时，才输出低电平的模式控制信号，去控制前置分频器的分频比变为P，工作过程如下：

首先通过预置电路，将分频比NP和A预置到主计数器和吸收计数器中，由吸收计数器产生的高电平模式控制信号，使前置分频器工作在（P+1）状态。当一个计数周期开始，在主计数器和吸收计数器未计数到零时，模式控制为高电平，双模前置分频器的输出频率为fvco/(P+1)。在输入A（P+1）周期后，吸收计数器减法计数到零，将模式控制电平变为低电平，通过与门电路封锁吸收计数器的计数禁止端，使之停止计数，此时主计数器还存有fvco/P，再经过（NP-A）P 个周期，主计数器也减法计数到零，主计数器输出低电平将两个输出比相脉冲送至鉴相器。在一个完整的周期中，输入的周期数为：

N =（P+1）×A+（NP-A）×P = P×NP+A

式中N就是总分频比。从上式可知，NP必须大A。一旦环路锁定，压控振荡器输出（P ×NP+A）倍参考频率信号。

3．主要硬件电路实现

本设计涉及到高频小信号缓冲放大器、压控振荡器、锁相环电路和高频功率放大器以及单片机控制部分的设计。下面主要介绍锁相环电路与单片机控制部分的设计。

图5 压控振荡器

图6 调制信号输入回路

3．1 锁相环路的设计

锁相环路由集成锁相控制器、环路滤波器和压控振荡器组成。下面对这几部分进行详细的阐述。

3．2．1 压控振荡器的设计

VCO电路如图5所示。本系统的设计调频载波频率变化范围为85MHz～110MHz，中心频率f0=(85+110)/2=97.5MHz，为方便计算取f0 =98MHz，波段覆盖系数为Kf=110/85=1.3，变容管的变容比为，要求，一般电容三点式振荡器可以达到。变容二极管D1 采用部分接入式。

3.2.2 调频电路的设计

将调制信号直接加到锁相环路压控振荡器的振荡回路中，以此实现直接调频，可兼顾最大频偏和频率稳定度。考虑到输入调制信号的峰—峰值不定，如调制信号为CD 唱机输出可达1V，而输入为卡式磁带机时则只有0.5V，为此在调制信号输入端加接了电位器进行调节，使其达到所需的频偏。另外，在输入回路中还设了低通滤波器，以滤除高频干扰，增加了输出调频信号的信噪比。R2、RP2和R3为变容管D1 提供直流偏置电压，以减小D1 的非线性引起的调制失真。电路如图6 所示：

3.2.3 集成数字锁相环路的设计

本设计使用的是日本富士通公司的大规模集成数字锁相频率合成器MB1504。MB1504 采用Bi-CMOS 工艺，是一种具有吞除脉冲功能的单片串行集成锁相频率合成器芯片。B1504 系列包含内部振荡器、参考分频器、可编程分频器、鉴相器、锁存器、移位寄存器、双模高速前置分频器和一位控制锁存器等主要部件。只需外接环路滤波器、压控振荡器、单片微处理器等电路即可构成一个完整频率合成器。

设计采用高精度参考晶体频率为8MHz，基准频率设为R f =2K，则基准分频比Np=8M/2k=4000。前置分频器采用64/65 技术模式，频率范围为85MHz-110MHz，则M= f/fR , N=[M/64] , A=M-64·N , 经计算M的范围为42500到55000，N为664到859，A为4到63，满足MB1504中A=0~127，N=16~2047 的预置数范围。在上述范围内，改变N和A 的预置数值，即可获得频率为f 的输出正弦信号。锁相环电路如图7所示。

MB1504 内的充电泵电源电压VP为9V，可以获得较大的可控频率范围。充电泵输出DO经低通滤波器（LPF）后输出平滑的电压，控制其后的压控振荡器输出所需的频率。压控振荡器输出的信号经过Fin 反馈到MB1504 内部，完成整个锁相环的环路捕捉、跟踪和锁定等。单片机输出的预置数据由CLK、Data 和LE 串行输入MB1504。

3.2.4 单片机控制电路及程序设计

由于本设计要求实现的控制功能较为简单，采用功能比较简单的AT89C2051就可以实现。单片机硬件系统如图8所示。