低轨小卫星通信是近年来卫星通信应用中一个方兴未艾的重要领域,“创新一号”小卫星是我国研制的具有完全自主知识产权的存储与转发通信小卫星,cascom手持终端是专门为这颗小卫星研制的低功耗地面手持通信终端,支持调制数据速率达76.8kbps的BPSK窄带信道。基于TI公司的低功耗16位定点数字信号处理器TMS320VC5510(最高运算能力为200MIPS),完全用软件实现低中频数字接收机,其中包括执行载波恢复功能的软件锁相环SPLL(Software Phase-Locked Loops)。在用浮点算法实现软件锁相环时,由于TMS320VC5510是一个定点DSP处理器,没有浮点处理单元,只能用编译器产生模拟浮点运算的指令,运算量需要67.2MIPS,效率很低,因此需要一种能在TMS320VC5510上执行的定点算法,有效地降低运算量。本文提出了一种48位定点扩展精度算法实现SPLL,提高了效率,减少了运算量,同时保证了环路计算的精度和动态范围。 

1 软件锁相环 

1.1 软件锁相环的结构 

    图1表示软件数字接收机中的解调器。它包括一个由改进的costas环路^[1]构成的载波跟踪环路。 

    采样后的中频信号经过数字混频,滤掉高频分量,通过改进的costas环路产生控制信号,控制数控振荡器(NCO)得到新的本振参考信号。其中的相位检测器和环路滤波器结构如图2所示。 

1.2 软件锁相环的设计 

    由图2可见,SPLL的计算由计算相位误差和更新环路中间变量、输出控制信号两部分组成。算法描述可用伪码表示: 

 

    算法描述中的中断周期就是环路采样时间间隔。 

    中断发生后,第一步读取基带同相项数据和正交项数据 

   

    A是基带信号幅度,θ_e是相位误差。第二步计算硬判决的同相数据乘以相位误差。 

   

    由式(3)、(5)和(6)得: 

    即把同相数据硬判决后结果乘以正交项数据后再乘以归一化因子K_norm。K_norm初始值由I_baseband和Q_baseband的初始值决定, 

   

    由于定时恢复环路和AGC(自动增益控制)环路的作用,K_norm在解调过程中近似保持恒定。第三步更新环路中间变量s_pll(n), 

   

    f₀是固定的NCO中心频率。至此,一次完整的SPLL计算完成。 

    在第三步和第四步计算中,环路滤波器系数C₁,C₂可以通过环路采样时间间隔T(或者环路更新时间间隔)、环路自由频率ω_n及环路阻尼系数ζ确定,如下两式^[2]: 

   

    K_d为相位检测器的增益,由于在实现软件锁相环时,基带信号的同相和正交分量都经过归一化处理,故K_d=1;K₀为数控振荡器的增益,K₀=2πT。T为调制数据速率的倒数(1/76800),ζ一般取0.707。在启动载波恢复之前有一个频率捕获过程,通过1024点的FFT,可保证接收的中频信号与本振信号之间的频率差Δf₀最大不超过75Hz。另外系统设计要求SPLL的捕获时间(pull in time)小于50ms,由此可以确定环路自由频率ω_n。ω_n>150(rad·Hz),取ω_n=300(rad·Hz)。将K₀、K_d、ζ、ω_n、T代入式(3)、(4)得,C₁=67.3273309,C₂=0.1859953。 

2 48位定点扩展精度算法 

    图3描述的算法在TMS320VC5510上用C语言直接利用浮点运算实现时,只能通过C编译器产生模拟浮点运算的定点指令。这种方法效率很低,每次环路计算需耗费875个指令周期。在调制数据速率为76.8kbps的数字接收机中,需要67.2MIPS的运算量。为了降低环路计算的运算量,同时保持浮点运算具有动态范围大、精度高的优点,笔者提出了一种48位定点扩展精度计算的方法。参加运算的每个操作数由三个16位定点数W₂、W₁、W₀级联表示,其中高16位为二进制补码的整数部分,低32位为二进制补码的小数部分,符号位在最高位,也可称为Q15.32格式,如图3所示。 

    一个Q15.32数的表示范围是(-32768,32768),小数分辨率是远远超过16位定点表示的精度,以下用加(ADD_48)、减(SUB_48)、乘(MULT_48)三种基本运算来说明定点扩展精度算法。操作数X由X₂、X₁、X₀构成,操作数Y由Y₂、Y₁、Y₀构成,结果W由W₂、W₁、W₀构成。执行48位加法运算时,W₂W₁W₀=X₂X₁X₀+Y₂Y₁Y₀,首先把小数部分X₁X₀和Y₁Y₀相加,结果保存到W₁W₀中,产生的进位位CARRY与X₂、Y₂相加,结果保存到W₂。执行48位减法运算时,W₂W₁W₀=X₂X₁X₀-Y₂Y₁Y₀,首先X₁X₀减去Y₁Y₀,结果保存到W₁W₀,产生借位位BORROW,再由X₂减去Y₂和借位位BORROW,结果保存到W₂。两个Q15.32数相乘时,乘积是一个Q30.64数,出于前面实现SPLL时对动态范围和计算精度的要求,该Q30.64数可以双向截位为Q15.32的48位定点数。具体做法是保留符号位和整数部分的低15位以及小数部分的高32位。48位定点数的乘法由图4所示。 

    除了以上加、减、乘三种基本运算外,48位定点扩展精度算法还包括取负(NEG_48)、数据拷贝(MOVE_48)两种操作。取负操作即将X₁X₀取负,结果保存到W₁W₀,产生借位位BORROW,再用0减去X₂和借位位BORROW,结果保存到W₂;数据拷贝,即把X₁X₀拷贝到W₁W₀,X₂拷贝到W₂。 

    在TMS320VC5510可编程DSP的基础上,利用48位定点扩展精度算法实现SPLL。在实现过程中,采取了模块化的思路。首先,把SPLL整个环路计算封装成一个可调用的C语言函数。函数参数包括C₁、C₂、K_norm、基带信号的I及Q分量、环路中间变量、调整频率。DSP的中断例程(ISR)可以直接调用环路计算函数,而且通过输入不同的C₁、C₂,适用于不同的载波恢复环路中。另外,在函数内部用汇编语言进行编程,以充分利用DSP的计算能力,把48位定点扩展精度算法的五个基本操作封装成用汇编指令写的宏(macro),对照计算流程,调用这些宏,完成SPLL的核心计算部分。经统计,每次环路计算需132个指令周期,总的运算量10.1MIPS,是浮点算法运算量(67.2MIPS)的14%。 

    用48位扩展精度算法实现软件接收机中的SPLL,解决了浮点算法运算量大的问题,同时还具备浮点算法动态范围大、精度高的优点,已经成功应用于“创新一号”小卫星地面手持低功耗通信终端中。另外,本文提出的SPLL实现算法,通过修改环路滤波器系数,也可以应用在其他软件接收机中,具有很好的扩展性。