2.4 功能仿真
    为了验证rapidIO IP核的逻辑功能和LINK口与rapidIO接口的转换逻辑功能，将2个rapidIO核的td[3：0]，rd[3:0]对接起来。其中一个rapidIO核的后端连接发送数据包的控制逻辑，另一个rapidIO核后端连接接收数据包的控制逻辑。将LINK口逻辑、接口转换逻辑和rapidIO核逻辑串接起来，然后在数据发送端施加激励信号，在数据接收端进行数据检验。整个过程如图4所示。

    在仿真过程中，最关键的部分是验证rapidIO核的逻辑功能。Altera公司提供的rapidIO IP核的逻辑层接口符合avalon总线的接口时序[4]（avalon总线是由Altera公司提出，用于在基于FPGA的片上系统中连接片内处理器和片内外设的总线结构）。对rapidIO核的控制可以参照avalon规范[5]。
2.5 缺陷及解决方案
    在系统中，每路LINK口实现300 MB/s的带宽，如果6路LINK口同时发送数据，总带宽将达到14 Gb/s，已经超出了RapidIO的IP核所能支持的最大带宽。这时，RapidIO链路将成为数据传输的瓶颈，从而造成DSP的传输速率降低。另外，当少于3个DSP发送数据时，又会造成RapidIO链路的浪费。这像大城市中的交通一样，在上下班高峰时道路会拥堵，在其他时间，道路又畅通无阻。生活中，很多人会避免上下班高峰时期出行。类似地，在使用此系统时，应该尽量避免在一块DSP板卡上同时发送6个DSP的数据到其他板卡。
    本文提出了一种利用RapidIO技术搭建的可重构的信号处理平台，并简要介绍了其逻辑功能的实现。该平台的最大优势就是系统的可重构性。使用这样的信号处理平台，DSP工程师可以根据不同算法的数据流向重新搭建出更加优化的DSP网络拓扑结构，从而提高数据的传输效率。总之，可重构的信号处理平台能够灵活地改变系统中DSP网络的拓扑结构以适应各种数据流向的应用，为用户和国家节省大量的设备购买费用和研发时间。
参考文献
[1] FULLER S.RapidIO：The embedded system interconnect. Wiley，ISBN：978-0-470-09291-0，US.，2005.
[2] RapidIO Trade Association.RapidIO interconnect Specification Rev.2.0.www.rapidio.org，2008．
[3] BOUVIER D，RapidIO：The interconnect architecture for high performance embedded systems.www.rapidio.org，2009.
[4] Altera Corparation.RapidIO megacore function user guide.  www.altera.com，2008.
[5] Altera Corparation.Avalon interface specification.www.altera.com，2008.

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