硬件设计主要体现在CPLD的逻辑上面。本系统采用ALTERA公司的CPLD芯片EPM240作为系统的逻辑控制器件，有80个I/O引脚和240个逻辑单元，资源足够满足各种方式的采集设计的需要。
    DSP采用TI公司的TMS320C6711DSK板，TMS320C6711DSK有以下特点：
    (1)板上留有2个80脚的接口，方便系统扩展；
    (2)EMIF接口有两种时钟模式可以选择,时钟频率分别为150MHz和100MHz；
    (3)100MHz的16MB同步动态存储器(SDRAM)；
    (4)直接提供1.8V和3.3V直流电源；
    (5)JTAG仿真器,可支持并口或外接XDS510支持；
    (6)1个并行接口,主机可通过该并口访问开发板上的存储器；
    (7)150MHz主频，可执行900 MFLOPS浮点操作；
    (8)128KB的可编程Flash存储器；
    (9)16位语音CODEC电路。
2.2 CPLD内部的逻辑
    TMS320C6711的EMIF口连接异步存储器的时序如图4所示。

 从时序图可以看出， 在的上升沿便读取一次数据，所以用这个引脚来作为读取FIFO的时钟最合适。如果用ECLKOUT读取，需要在CPLD中设计计数器，很不方便，也不灵活。图5为CPLD内部逻辑图。

图5 逻辑连接图

3 软件设计
3.1 图像传感器的配置
    SCLK和SDATA两条线构成了该串行总线，SCLK为串行时钟，SDATA为串行数据。两条线通过1.5kΩ的电阻上拉到3.3V。在实际应用中，通过上拉1.3kΩ电阻，用TMS320VC6711（外扩一片EPM240实现）模拟总线时序，完全可以达到要求。其操作方法几乎和IIC总线一样，在速度和位数上稍微有一点差别，限于篇幅不再赘述。图6为写时序图，图7为读时序图。

芯片内部集成了模拟处理电路(10bit A/D转换器，放大器)、时钟控制电路（反相，相位调节）、图像大小调节、原点定位、白平衡调节、曝光调节、帧速率调节等众多功能电路，所有这些控制都通过一个串行总线口进行操作（SCLK和SDATA）。数据输出则为10bit并行口，数据同步时钟PIXCLK，行同步LINE_VALID和帧同步信号FRAME_VALID。
    在本系统设计中，由于在绿色通道增益最低的情况下采集到的图像还是偏绿，所以对红色和蓝色通道的增益调大了少许。