为了保证视频采集系统的实时性，该系统使用双RAM的乒乓机构。乒乓操作在FPGA时序设计中的使用十分广泛，是一种典型的以面积换速度的设计思想。这种结构是将输入数据流通过输入数据选择单元等时地将数据流分配到两个数据缓冲区。在第1个缓冲周期，将输入的数据流缓存到数据缓冲模块1上；在第2个缓冲周期，则通过输入数据选择单元的切换来将输入的数据流缓存到数据缓冲模块2，同时将数据缓冲模块1缓存的第1个周期的数据通过输出数据选择单元的选择后，送到运算处理单元进行处理；此后在第3个缓冲周期，再次切换数据的输入与输出缓冲模块。如此循环，周而复始。其具体状态机如图4所示。

    系统中的通信模块主要是在DSP处理完数据后给FPGA发送一个信号，以通知DSP处于空闲状态，当FPGA内部模块收到后，再将数据传输到DSP上。
2．3 视频后端处理模块
    本系统采用的是，TI公司的高性能、低功耗定点DSP芯片TMS320VC5509A，它内部的主时钟工作频率最高可达200 MHz，处理速度最高400MIPS；该DSP的片上RAM较大，包括32 K×16位DARAM和96 K×16位SARAM，共128 K×16位的片上存储空间；其片上外设丰富，包括实时时钟RTC、10位ADC、MCBSP接口、USB高速接口(速率为12Mb／s)，还有MMC／SD(多媒体卡)接口、I2H接口等；该DSP处理器为低电压供电，采用1．6 V的内核电压。3．3 V的I／O电压，功耗低达0．2 mW／MIPS。
    DSP作为视频采集系统的主处理器，主要完成各类接口和外设的配置以及视频的实时处理。包括时钟发生器(PLL)、I2C总线接口、EMIF模块、USB接口等。
    各类接口只有协调工作，才可保证系统的正常运行。其中时钟发生器负责将外部24 MHz的晶振时钟倍频为200 MHz的系统工作时钟：I2C总线负责对视频采集芯片SAA711 1A进行初始化配置：USB接口负责与上位机通信，以实现数据的传输。
    考虑到视频数据的庞大和DSP片上ROM的局限性，本系统在DSP外部扩展了一块4 M×16 bit的SDRAM和一块256 K×16 bit的FLASH。其中SDRAM映射在DSP的CE2、CE3空间，FLASH映射在CE1空间。由于外设接口配置一般都较为复杂，因此使用了TI公司的片上支持库函数(CSL)，以简化用户接口的配置。
    视频数据中一般都会存在很多冗余信息(时间冗余度、空间冗余度等)，因此具有压缩的必要性。视频编码的主要目的就是在保证重构质量的前提下，以尽量少的比特数来表征视频信息，尽量去除视频图像数据本身具有的多种冗余特性，如空间冗余、时间冗余、心理视觉冗余和熵编码冗余等。常见的压缩标准有JPEG、MPEG－1、MPEG－2、H．261以及H．263等。这些算法一般都较为复杂，处理的数据量也十分巨大。而采用哈佛总线和流水线操作等内部结构DSP在视频处理算法的实现上具有巨大优势。视频算法的编程和调试可在CCS(code composer studio)2．0环境下完成，可使用C语言实现，这样有利于跨平台的移植、优化和升级。

3 结束语
    本文所设计的基于DSP+FPGA的实时视频采集系统，采用双RAM的乒乓结构来实现对视频的实时采集，利用DSP主处理器来实现JPEG压缩算法，同时使用在线编程技术并利用JTAG对系统进行在线调试。因此，该系统具有体积小、成本低、功耗低、速度快、适应性强、便于维护等特点，因此，在图像的实时处理方面具有良好的应用前景。