考虑到前端A/D转换速度快，精度为8位，后端DSP的处理位数一般可做到32位，为提高系统实时性，采用输入数据宽度为8位，输出宽度为32位的双时钟FIFO，如图2所示。
    图3为对FIFO仿真的结果。双时钟FIFO输入为8位、输出为32位，且FIFO两端的读写时钟频率不同。

    分析系统的吞吐率：由于A／D数据输入端口的速度固定，数据按采样频率输入FIFO，因此输入数据的时间是不变的，而DSP一次访问可取走4个有效数据，大大增加DSP读取数据的吞吐率，提高系统实时处理能力。

4 基于FPGA的PLL设计
    Cyclone FPGA具有锁相环(PLL)和全局时钟网络，提供完整的时钟管理方案。Cyclone PLL具有时钟倍频和分频、相位偏移、可编程占空比和外部时钟输出，进行系统级的时钟管理和偏移控制。Altera Quattus II软件无需任何外部器件，就可启用Cyclone PLL和相关功能。PLL常用于同步内部器件时钟和外部时钟，使内部工作的时钟频率比外部时钟更高，时钟延迟和时钟偏移最小，减小或调整时钟到输出(TCO)和建立(TSU)时间。PLL主要部分的框架如图4所示。

    PLL模块接收来自全局时钟输入引脚的时钟信号，经锁相环分／倍频后作为异步FIFO的读写时钟，也可以作为外部A／D转换器采样时钟。Cyclone PLL中包含一个前置分频器N和一个倍频器M，设定范围为1～32。输入时钟fin经预分频N后得到参考时钟fref：
   
    通过设置后置分频器的G0、G1和E值实现分频和倍频。输出的频率为：
   
式中,fc0和fc1是全局时钟，为逻辑阵列块(LAB)提供时钟；fE则通过I／O单元输出。
    图5为对PLL模块仿真结果。外部晶振输入高稳定时钟到inclk0引脚，经PLL产生2倍频时钟c0、3倍频时钟cl及经分频的时钟e0。
    可见使用FPGA内部锁相环能为高速雷达数据采集系统各部分产生时钟源，也使作为高速缓存的双时钟FIF0可应用于各种时钟域场合。

5 结论
    本文在CycloneⅢFPGA中实现异步FIFO和锁相环(PLL)结构的设计，避免复杂的时钟管理，简化电路设计，方便采集系统进行升级维护。高速缓存的设计使采集数据能的安全地实现数据跨时钟域的传递，提高了数据采集系统的可靠性。