随着数字电子系统设计规模的扩大，一些实际应用系统中往往含有多个时钟，数据不可避免地要在不同的时钟域之间传递。如何在异步时钟之间传输数据，是数据传输中一个至关重要的问题，而采用FIFO正是解决这一问题的有效方法。异步FIFO是一种在电子系统中得到广泛应用的器件，多数情况下它都是以一个独立芯片的方式在系统中应用。本文介绍一种充分利用FPGA内部的RAM资源，在FPGA内部实现异步FIFO模块的设计方法。这种异步FIFO比外部FIFO 芯片更能提高系统的稳定性。

1 FIFO的基本结构和工作原理
    FIFO(First In First Out)是一种采用环形存储结构的先进先出存储器。其使用一个双端口存储器存放数据，数据发送方在一端写入数据，接收方在另一端读出数据，能够协调好两个时钟域的工作，满足高时钟频率的要求。FIFO在FPGA设计中主要用来缓冲数据和隔离时钟或相位差异。访问FIFO时不需要地址线，只需要数据线和读写控制信号线，且数据地址由内部读写指针自动加1完成，因此利用FIFO实现数据的缓存具有接口简单、读写方便的优点。
    根据FIFO的工作时钟，可将FIFO分为同步FIFO和异步FIFO。同步FIFO是指读时钟和写时钟为同一个时钟，在时钟沿来临时同时进行读写操作；异步FIFO是指读写时钟不是同一个时钟，而是相互独立的。实际上，工作在同一时钟的FIFO很少用到，多数都是读写时钟独立的异步FIFO。本文设计的异步FIFO位宽为8，深度(即FIFO可以存储8位数据的个数)为1 024。异步FIFO的结构如图1所示。

    双端口RAM存储器具有独立的读写端口。如果用一个单端口RAM存储器实现异步FIFO，还应该包含一个仲裁器来保证同一时刻只能有一种操作(读或写操作)。本文选择的双端口RAM并不一定是真正的双端口，只要有独立的读写端口即可。读写控制逻辑由加法计数器构成，实现读写地址的自动加1功能。空／满标志位的产生逻辑给系统提供空(empty)和满(full)信号。

2 异步FIFO设计中的问题与解决办法
2．1 亚稳态问题
    在含有触发器的电路中往往会出现亚稳态问题。亚稳态会使异步FIFO的读写地址发生错误，产生误读或者误写。为此异步FIFO设计中亚稳态问题也是一个比较重要的问题。亚稳态不可能完全消除，只能使其出现的概率降到最低。主要有2种方法来降低亚稳态出现的概率：
    ①采用触发器冗余方式。即采用多个触发器级联的方式，使本来出现概率为P的亚稳态，其出现概率降低到P2，但这种方式会导致延时增加。
    ②使用格雷码。格雷码的相临码元之间只有一位发生变化，这就大大地降低了亚稳态出现的概率。本文采用格雷码方式。