图 3 为其仿真波形， 两个输入在时钟为低电平时各为其值，当时钟转换成高电平时两者相等。


2.2 第二级比较器的结构

比较器 2 与比较器1 的结构基本相同，差别只是在第一级运放的输入和输出之间加入了 开关。当控制时钟为低电平时，比较器输出与异端输入端接，进行失调校准。 假设开关 S1,S2注入到电容上的电荷失配量为△Q ，C1=C2=C，则剩余的输入失调 / OS V ∝ ΔQ C 由此可见，增大C 可以减小剩余失调电压，但是，增大C 会延长复位和输出建立时间， 而且会增大面积，于是我们折中考虑，选取C=544.5fF[5]。这一级放大器的增益为13。

2.3 第三级比较器的结构

该级比较器仍是由两级运放构成。第一级运放通过采用栅极交叉的弱正反馈结构、优化 管子的宽长比，提高了原有电路的增益，但其代价是减小了带宽。本级放大器的增益为730。 第二级运放使用镜像电路形成单端输出。

3 结果分析

3.1 整体仿真

本文所论及的比较器采用 SIMC 0.25μm CMOS 工艺模型，选取电源电压为2.5V，时钟 周期为250ns,并且使用Hspice 进行瞬态仿真。设定Vref=1.25V，Vin 每50ns 变化一次，分别为1.2498V，1.2502V，1.25V，1.2502V，1.2498V，其中当0～50ns 时钟为高电平时，比 较器处于失调校准阶段。仿真图4：



3.2 功耗分析

整个比较器的瞬态电流值见图 5，由图可知，在时钟信号跳变时，会给瞬态电流一个较 大的冲击，因此降低时钟的转换速率可降低功耗。同时功耗是电压和电流的乘积，降低电源 电压也能达到降低功耗的目的。综合考虑，本设计采用占空比为1/5、周期为250ns 的时钟 信号和2.5V 的电源电压。另外，本设计结构简单，减少了有效MOS 管的数量，这也是降 低功耗的又一大因素。通过使用 Cadence 的计算工具的到平均电流为3.23μA，功耗为8μW。


4 结论

本文作者的创新点是，将六级比较器级联，其中前三级是带有栅极交叉正反馈的两级运 算放大器，将信号迅速放大，缩短建立时间；整个电路结构简单，所占面积小；经过综合考 虑，本设计采用了周期为250ns 的时钟信号和2.5V 的电源电压，大幅度的减低功耗；引入 了输入失调校准（IOS）、输出失调校准（OOS）混合的校准技术和自清零技术，提高比较 器精度。该比较器满足嵌入式10bit 逐次逼近A/D 转换器高精度、中速、低功耗的性能要求。