3 硬件系统设计
3．1 硬件组成
    (1)核心板核心板主要由一块DSP组成，采用TI公司的TMS320VC5416。该器件采用增强型哈佛结构，片内共有8条总线(1条程序总线、3条数据总线和4条地址总线)，具有功耗小，高度并行等优点；片内有128 K字节的ROM，16 K字节的DARAM，3个多通道缓冲串口(McBSPs)，加强型的8/16位并行主机接口(HPI)，16位可编程定时器，支持外部总线到内部存储器的DMA操作。该器件外围输入输出电平为3．3 V，内核电压为1．8 V。
    (2)电源部分 稳压电源电路采用5 V直流供电，通过AMSll7电源转换器分别转换成3.3 V和1．8 V。因存在模拟和数字2种信号，同时需要模拟和数字供电，系统中利用2个10μH的电感将这2种电源分离，以免产生相互干扰。
    (3)MCU部分 MCU采用STC公司的89LE58RD，其供电电压为3.3 V，具有32个I／O引脚，20 K字节的片内ROM，256字节片内RAM。89LE58RD通过异步串口与PC机相连，其输入输出电平为TTL标准，通信线路上的数据信号采用RS一232C电平标准。系统采用MAX202进行电平标准转换。
    (4)A/D，D／A转换采用D／A和A/D转换器，该模块选用了ADI公司的AD7303，它是一个8位双通道电压输出D／A转换器，最高工作时钟为30 MHz。AD7303内部有1个16位的移位寄存器、2个输入寄存器和2个D／A转换寄存器。16位移位寄存器的低8位(DB0～DB7)用来存储待转换的数字量，高8位(DB8～DBl5)是控制码，通过控制码选择通道和不同的数据装载方式，通过控制位LDC、A／B、CRl和CR0设置为两路输出方式。AD7303采用SPI方式与。DSP的多路缓冲串口(McBSP)相接。
    (5)SRAM 静态存储SRAM采用IS6lLV25616，其速度为10 ns，存储空间为256 K字节，供电电压为3.3 V。
3．2 实现方案
    图4给出调制实验系统总体设汁框图。PC机为通信终端；单片机用来控制数据收发；DSP运行QPSK等相关算法；SRAM用来存储算法及相关数据。当系统重新加电时，自动把程序及相关数据导入到DSP中。PC机通过异步串口连接单片机，利用串口调试软件如“串口调试助手”，即可与单片机交换数据。单片机一方面与PC机交换数据，另一方面则直接通过HPI接口从DSP内存中读写数据。这样DSP与PC机通信不需花费时间，大大节省了DSP的资源。DSP利用多通道缓冲串行口McBSP发送数据给D／A转换器，以便在模拟线路上进行传输。

4 QPSK的设计与实现
    QPSK信号可看成是2个BPSK信号之和，它有4种不同的初始相位。首先在DSP中产生1个正弦波，然后从已经存入存储器的数据中每次读出2位二进制信息，串并转换输入的二进制信息，把偶数位信息放人数组I(同相支路)中，奇数位信息放入数组Q(正交支路)中，把产生的I、Q两路的一部分PN码片分别存储于DSP内部存储器，经过串/并转换后的二进制信息与存储器中的I、Q两路的。PN码片分别进行模2加运算，实现短码扩频，短码扩频后省去了低通滤波器，可直接正交调制，设计中采用了选相的方式，即根据扩频后的I、Q两路的信息进行选相。选相时I、Q的组合采用格雷编码方式，当I=0、Q=0时选择初始相位0；当I=0、Q=1时选择初始相位π/2；当I=l、Q=1时选择初始相位π；当I=1、Q=0时选择初始相位3π／2。为保证每个码元都能有完整的波形输出，存储的正弦波为两个周期。1个周期有64个点，初始相位为0，相当于从第16个点开始连续读1个周期正弦波。图5是QPSK调制流程图，图6是调制后的QPSK信号波形图，是在CCS仿真软件中看到的波形图。图6中的纵坐标为幅度值，单位为mV；横坐标为时间轴，单位为μs。

5 结语
    实验证明，基带数字调制算法QPSK系统达到了设计要求，且能提供较高性能。但因缺少射频模块及天线，该平台不能在无线信道上调试和实验，这是下一步研究目标。