在P89C51RD2的64k闪存空间中，地址为0000H-7FFFH的32kB闪存空间作为程序空间，整个单片机程序编译后为15k，所以32k的程序空间足够大。余下的8000H?FFFFH的32kB 闪存空间留作数据存储空间。两块数据存储空间轮流使用，当数据量存满其中一块时通过程序跳转到另一块，在使用前先将该块擦除。

　　各函数介绍如下：

　　main()——主程序;

　　InitUart(void)——串口初始化;

　　IapInit(void)——IAP功能初始化，使用IAP功能前必调用;

　　PowerOnRead(void)——上电读取最近一次存储的参数。模块对上电时间要求不苛刻，最新数据的地址可通过查表方式寻找。每一个数据帧占一个数据存储空间，由于单片机每次中断都接收到8个数据帧，所以将每8个数据存储空间划分成一组，这样只要查询每组的头一个地址就能快捷地完成查询，大大节省了查询时间。

　　EraseBlock (uint AddressRestore)——判断当前数据存储空间块满，并擦除;

　　RestoreData(void)——数据存储在数据存储空间;

　　FPGADataUp(uchar DataRec)——更新FPGA接口数据。

　　在程序中，要多次调用BootROM固件中的子程序。由于IAP子程序接口是汇编语言，为了编写方便，同时使程序框架明了，编写了一个IAPLIB.A51汇编语言接口函数库和IAPLIB.H头文件。在程序中加上IAP.H头文件，调用固件程序时就不需在C51程序中嵌入汇编，而是像调用C语言函数一样简单，这大大简化了编程。

FPGA设计

　　FPGA主要设计了DECODE延时通道译码器、CS片选信号控制器、N阶SHIFTER移位寄存器。其中译码器用于完成对单片机并口送来的数据进行通道、时间参数的分离，用通道参数进行寻址和译码，这是一种简单的译码逻辑和触发电路。N阶移位寄存器用于完成对信号进行N阶的延时处理，是延时处理的核心单元。　延时通道译码器将单片机并口送来的延时参数送入锁存器，同时输出控制电路将移位寄存器对应的延时阶切换到输出端。从不同的阶引出信号即可获得不同的延时量。控制时钟和移位寄存器的阶数决定了延时步进调节精度和延时调节范围。如果定时模块有N个信号通道，每个定时模块集成N个完全相同的延时调节单元，就可实现独立调节各个通道信号延时大小的功能。集成的延时调节单元越多，占用可编程芯片的资源就越多，这可以根据实际需要选择可编程逻辑器件。

　　FPAG软件的设计采用“自顶向下”、“软硬兼施”的设计方法，主要的各单元设计采用VHDL语言描述完成，而整个多路信号的延时功能处理采用图形输入设计方法。软件设计完成后，根据电路原理图进行引脚锁定，然后启动编译程序来编译项目。编译器将进行错误检查、网表提取、逻辑综合和器件适配，然后进行行为仿真、功能仿真和时序仿真。最后通过编程器方式将POF文件下载到EPROM中。加电后，FPGA将EPROM中数据读入片内编程RAM中，完成配置，从而生成硬件电路。

　　模块功能调试实现

　　模块在调试中出现P89C51RD2有时上电程序运行不正常，读取程序空间是空的。但是只要上电工作起来，就恢复正常。怀疑由于上电复位时序混乱，造成误调用固件擦除芯片子程序。采用专用复位芯片替换电容电阻加二极管的复位电路，使问题得到了解决。同样，在单片机正确送数情况下，FPGA上电出现不能正常恢复预设好的延时信号，信号总是零延迟(第一次上电，单片机数据存储空间内没有数据，信号就处于零延时状态)，但在工作状态下，能够很好地实现延时调节。怀疑这种情况是因存在复位问题而导致，但专用复位芯片不能解决问题。经多次检查程序，发现硬件语言程序中触发语句是电平触发，改写为脉冲上升触发后问题得以解决。

　　结束语

　　采用单片机和FPGA设计的延时调节模块，硬件结构简单，设计集成度高。软件方面，单片机程序将C语言和汇编语言很好地结合，FPGA充分发挥了硬件语言易改变电路结构和算法的优越性。提高FPGA中移位寄存器的时钟频率，同时相应增加移位寄存器程序输出阶数，可实现更高精度的延时步进调节和增大延时调节范围。因此可以在不改变模块硬件结构基础的上，通过软件升级来提高模块的性能，从而扩大模块的应用领域。

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