2．3．1 移相范围
    计数器的时钟CLK(晶体振荡器)是由晶体振荡器提供的恒定值。假设A/D转换器的位数为N，分辨率即为2N。滞后时间最大值为：时可以选择适当的N和晶振，晶体振荡器，使2N/f晶振≥T工频/2(10 ms)。因此，当直流控制电平Vcon从5一OV调节时，脉冲群与正弦波之间的相位差△φ对应于O～(T工频/2)。因此，一般情况下，触发电路的相移范围为：△φ∈[0，(T工频/2)]。但由于集成电路的制作工艺的差异、电网的频率波动和比较器检测过零点的精确度不高．实际移相范围要比以上的范围窄一些，只要移相范围不小于178°即可满足较高的要求。
2．3．2 控制精度
    控制精度是指A／D转换器输出的数字量变化一位时。输出角度的变化值，设A／D转换器的位数为N位，那么A/D转换器输出最大的数字量为2N，故触发器的控制精度若A／D转换器的位数为9位(N=9)，那么控制精度为180°／2°=0.35l 6°／bit。

2．4 A／D转换电路
    考虑到设计要求，由于处理时钟频率不高，因此采用中速逐次逼近式A／D转换器，其工作原理如图5所示，包含比较器、D／A转换器、寄存器、时钟信号源和控制逻辑等5部分。

    转换周期从采样所需转换的输入模拟信号开始。数字控制逻辑电路假设MSB为1，其他所有码元为0。将此数字字作为分压电阻网络的输入，产生0．5UREF的模拟信号，如图6所示。比较该模拟信号和采样模拟信号。如果比较器输出高电平，数字控制逻辑电路则令MSB为1；如果输出低电平，则MSB为0。这样实现逐次逼近的第一步．并确定MSB值。然后猜想次高位为1，其余位为0，并和已知数值的MSB位组成数字量，输入分压电阻网络。再比较分压电阻网络输出和采样输入信号，如果比较器输出高电平，则次高位为1；反之则为0。直到所有数字量的位在逐次逼近中确定为止。

2．5 电路布局
    移相触发集成电路采用1．2μm N阱双层多晶单层金属CMOS集成电路设计规则设计电路布局．采用全定制的布局设计方法．其特点是针对每个晶体管优化电路参数和布局以获得最佳性能以及最小面积。布局设计需解决的关键问题是减少衬底耦合噪声的影响，可通过以下途径解决：
    (1)阱隔离环低掺杂的衬底中，物理隔离通过增加注入孔和感应孔间的距离来增加两者间的电阻，增强隔离效果。
    (2)用P+扩散层形成隔离 P+扩散层通过吸收数字器件注入衬底的噪声电流达到隔离效果，隔离环用于包围数字电路或者是模拟电路。从另一个角度看，引入了P+隔离环后，减少环内的那部分衬底区域到地的电阻，也相应减小该区域受到的耦合噪声干扰。
    (3)数字电路地与衬底分离 将数字电路的N管的源极通过Metal接地，而不与衬底相连。衬底为模拟地，因此通过这种措施将模拟电路和数字电路地分开．模拟和数字电路通过地线耦合抑制噪声。
2．6 仿真结果
    仿真结果如图7所示，输入为三相正弦信号，输出为6路移相触发脉冲。

3 测试结果
    图8给出该系统测试结果。其中，其基本电参数测试结果如下：静态电源电流IDO<8 mA，输入端漏电流IIL<lμA，输入端漏电流IIH<lμA，输出吸收电0流IOL1(VOL=0．8 V)>25 mA，输出驱动电流IOH1(VOH=4 V)<一25 mA，输出吸收电流IOL2(VOL=0．5 V)>3 mA，高阻态漏电流IOZ<lμA。其功能测试结果为：移相范围为0～178°，移相精度为0．35°／mV。

4 结语
    设计了一款用于可控硅控制的三相移相触发电路。针对点电网及现场出现的问题，提出了一种去抖动电路解决方案，给出了移相电路的基本设计思路。通过仿真和实际测试．该电路的移相范围达到178°，移相精度为0．35°／mV。该电路采用数字控制方式，使得移相精度和对称度大大提高，且控制方便，提高了电路的稳定性和可靠性，并克服以往电路精度差、可靠性低以及技术复杂等缺点。