2．4 双端口存储器的工作模式
    双端口高速数字存贮器是实现储频技术的关键器件。本方案选择CYPRESS公司的CY7C09279V一6芯片。这是一片16 bit、存贮深度达32 kB的高速COMS存储器，它内部含有两个完全独立的输入、输出端口，允许在同一时间内对同一内存单元进行数据存取。数据存取最短时间为6．5 ns，最多可存储320μs长度的延迟数据。它具有直通模式(数据建立时间tcd=18 ns)和流水线模式(tcd=6．5 ns)两种方式，本机采用了边读边写的流水作业模式。
    DRFM的流水线模式对于重复频率较低的脉冲体制雷达，允许有长时间的目标延迟而不会产生距离模糊，“先进先出”的流水模式没有任何问题。但当雷达工作在高重复频率下，较长的延迟时间就会产生距离模糊。如图2所示(tr>Tr)。方中案研究的“侦察校射雷达回波仿真器”对应的是高、低重频交替工作的脉冲体制雷达。因此，在高重频状态下，需增加“循环读写”工作模式，解决距离模糊问题。

2．5 可编程逻辑器件的应用
    存储器的写、读控制需要较高的时钟频率及较快的指令周期，这一点，利用软件很难实现。随着高速大容量可编程逻辑器件(CPLD)的出现，使得利用硬件电路代替软件来完成高速系统的控制完全成为现实。本方案中选用EPM7256作为存贮器的延迟控制及多目标形成。该系列器件提供多达5 000个可用门和系统可编程(ISP)功能，其引脚到引脚延时快达5 ns，计数器频率高达175．4MHz，特别适用与实现高速、复杂的组合逻辑，8 MHz采样速率时正交解调输出波形，如图4所示。目前在CPLD中分别完成了高重频目标、低重频目标的读、写控制、相干多目标的形成、增益放大器的电平控制等多项功能。

2．5．1 低重频目标形成
    将雷达中频脉冲变频后解调下来，其包络ST作为CPLD的启动信号，形成写信号的前沿，将ST延迟2个机器周期后，利用其后沿来关断写脉冲，这样形成的写信号CEIL要比ST延迟2个机器周期，确保雷达中频脉冲完全写入存贮器件中。键盘输入的延迟值，经锁存器后到达比较器的输入端，同写前沿相比形成迟延后的读脉冲前沿。同时ST信号还要作为一路数据，与A／D形成的DATA一起写入存储器，在读脉冲前沿作用下被读出，形成STN信号，其后沿用于关断读脉冲。
2．5．2 高重频目标形成
    仿真器在判断出当前为高重频状态后，向CPLD发出“清零”信号。CPLD依据该信号形成周期为300μs、宽度为10 ns的写脉冲信号，将A／D变换后的雷达中频每隔300μs重复写入双端口的左口，同时右口连续输出。这种方式每隔一定时间将左右口地址清零一次，两口清零的时间延迟按照所要求的距离延迟设置。写脉冲与延迟值一同送往比较器，形成具有一定延迟值的读脉冲。“循环读写”工作模式要求存储器的时间长度应大于最大延迟时间。
2．5．3 数字调制器
    处于提高信杂比的目的，将存储器的数据输出至CPLD中。在CPLD中设计一组数字调制器，它由若干与门与10根数据线组成，与门的输出受控于读信号“ST”，旨在需要回波信号的期间，有信号输出至D／A，这将有效改善输出的通断比。
    在芯片内还设计了A／D、D／A的100 MHz时钟形成电路，对外部高、低重频的判断相应电路以及A／D溢出个数的计数电路等。
    该设计经过了电路检测、逻辑仿真(前仿真)、时序仿真(后仿真)及定时分析，达到了设计预期。

3 结束语
    通过设计并将其应用于实践，该雷达目标仿真器能有效模拟雷达回波的中频信号和视频信号，通过相应的探头将信号引入接收系统，作为接收系统后级电路的输人信号，检测接收系统是否工作正常。该雷达目标回波模拟器的研制，可以有效提高雷达发射机的工作寿命，同时大幅提高对雷达接收系统的检测和维修能力。