Stratix III FPGA以最低的功耗实现了最好的信号处理性能和多模式功能，解决了大量机载和地面移动无线电问题(如AMF和GMR)。Stratix III FPGA器件的逻辑单元资源超过340K，嵌入式存储器达到17MB，乘法器数量接近900个，最适合对功能要求较高的SDR应用。设计人员必须能够实现WNW和JAN-TE等新的高性能信号，同时也要支持SRW等低性能信号，并且没有代价。当不需要电池时，Altera获得专利的可编程功耗技术对不重要通路上的所有电路进行优化，从而降低了散热和制冷要求。

在小外形、轻型、电池供电SDR以及使用SRW和传统信号的专业无线电设备中，Cyclone III等FPGA器件经过优化，能够解决各种SWaP设计难题。

● 苛刻的体积和重量限制：对于设备体积小于10in3的最小型应用，该器件在单个芯片中有足够的资源来处理SRW-CC(士兵无线电信号，战斗通信机模式)等高级信号。丰富的信号处理模块和充足的分布式存储器满足了外部大功率存储器元件对功耗的要求。还可以提供器件管芯，以便进行高级微封装。

● 功耗直接影响了任务执行时间：Cyclone III能够以小于1W的功率实现全部的信号处理功能，任务执行速度是目前PLD方案的4倍。

● 数字信号处理对功耗预算的影响最大：随着信号复杂度的提升，大部分功能都可以在Cyclone III FPGA中优化实现，从数字电子功耗预算中去掉DSP器件的功耗。

● 采用数字逻辑的折中考虑：Cyclone III等低功耗PLD在每瓦每秒百万指令(MIPS)指标上已经超过了DSP，可以实现效率更高、功耗更低的数字方案。

● 对静态和动态功耗的折中考虑：可以通过使用低静态功耗的Cyclone III来降低待机功耗，静态功耗低于其他90nm和65nm FPGA的1/10。

● 折中考虑电压和频率调整，以节省功耗：通过将Cyclone III的功能区划分为多个PLD时钟域，可以调整频率来节省功耗。采用电压调整(Stratix III FPGA提供1.1V和0.9V工作模式)和器件关断方法能够有效降低待机工作时的静态泄漏。

● 软件和硬件划分，以节省功耗：效率最高的SWaP使用系统和器件效能工具来优化系统应用、工作模式、智能软件控制，以及GPP、PLD、DSP和ASIC方案之间设计人员的功能划分等。为了进一步节省功耗，可以采用软件控制，在器件之间进行智能系统划分，关断待机时不重要的部分。

SDR设计流程和工具
要保持在SWaP上的设计信心，设计人员应采用能够简化并加速系统设计流程的方法和工具，集成最新开发和能够重复使用的知识产权(IP)，以及FPGA和第三方供应商的IP。

软件编程重新配置(SPR)是支持各种可编程器件(相对于一种器件系列)在SDR频谱范围内应用的设计方法。SPR方法可利用Altera的SOPC Builder IP集成工具和Avalon流接口(Quartus工具包的组成部分)，简化了数据包、DSP、图像和雷达处理等多种应用领域的系统设计。