相位检测输出被转换成电压并经14脚（LDC）外电容C23的滤波后，产生的直流电压与位Ref0－Ref5设置的基准窗口相比较。 Ref0～Ref5为1时，基准窗口在0V；Ref0～Ref5为0时，其基准窗口的直流电压最大。另外，基准窗口能在两者之间线性步进地上升或下降。窗口的大小可等效为2个（Ref6＝1）基准台阶或4个（Ref6＝0）基准台阶。
实现FSK有三种方法：第一种是使用VCO实现FSK调制，其对应的发射频率将被编程在分频器A1、N1和M1中。在TX模式，DATAIXO端保持在三态，直到开始发射数据；第二种是通过开关在A、N和M分频器两组之间实现，A、N和M值对应到接收频率和两发射频率。发射数据“0”时，将对分频器 A0、N0和M0进行编程；发射数据“1”时，将对分频器A1、N1和M1进行编程；第三种则可通过加／减1到分配器A1来实现，其频偏与比较频率相等，发射频率的校准可通过对A1、N1和M1进行编程来实现。所有类型的FSK调制数据都从引脚端DATAIXO输入。
回路滤波的设计对优化参数是很重要的，如调制速率、PLL锁定时间、带宽和相位噪声等。低位率通常可调制在PLL内，而将回路锁定在不同的频率上则可通过开关分频器（M、N和A）来实现。高调制率（超过2400bps）一般靠PLL外调制来实现，设计时通常直接加到VCO。此时，回路滤波器的值可通过软件进行编程确定。
发射功率放大器是基本的AB类，最后一级是开集电极（OC）电路，因此应外接一负载电感（L2）。放大器的直流电流通过外接偏置电阻R14来调整。当偏置电阻值为1．5kΩ时，偏置电流为50μA。最后一级电路的偏置电流大约为15mA。
阻抗匹配与天线的类型也有很大关系，设计时可采用最大输出功率，并在功率放大器上接一约100Ω的阻抗。输出功率可编程为8级，每级大约相差3dB，可以通过控制字Pa2－Pa0来进行控制。
为了预防干扰信号干扰功放，功放应当缓慢的导通和截止。通过连接到24脚的电容C25可使偏置电流在限定范围内上升或下降。上升／下降电流典型值为 1．1μA，当电源为3V时，开关速率为2．6μs／pF。由于转换功放开关会影响PLL，所以开关速率必须与PLL带宽相对应。
缓冲放大器通常连接到VCO和功率放大器之间。功率放大器的输入信号可以放大到期望的输出功率。通过设置位Gc为“0”可以旁路缓冲级。
RF接收器的低干扰放大器可利用提升输入信号来优化频率转变过程。其主要目的是为了预防混频器干扰。LAN是一个两级放大器，正常时，在900MHz 处可以获得23dB的增益，LAN具有一个直流外馈环，可为LAN提供偏置。外接电容C26对所有的直流反馈环路均可起到退耦和稳定作用。
通过设置ByLAN位为“1”可以旁路LAN，这对强信号是非常有用的。
混频器在900MHz有12dB增益，在34、35和38、39脚中，每一路混频器的输出阻抗约为15kΩ。
解调器解调出来的信号的频偏必须永远比频漂大，且至少等于波特率加上频漂。
限幅器是一个零点检波器，其输出为与I－Q相位差相对应的值，波形是边缘陡峭的方波。
解调器的作用是解调I和Q信道输出并产生数字量输出，同时可用来检测I和Q信道信号之间的相位差。对于I信道，在限幅器输出的每一个边沿（上升沿和下降沿），Q信道限幅器输出的振幅均被采样，反之也如此。解调器的输出通过DATAIXO引脚来实现。数据输出被IF信号每周期更新四次。如果I信道信号滞后于Q信道，FSK调制频率将位于LO频率上方（数据“1”），而如果I信道超前Q信道，则FSK调制频率将位于LO频率下方（数据“0”）。
解调器的输入和输出通过一阶RC低通滤波器滤波并经过斯密特触发器放大来产生方波。在低位率时，增加引脚18的电容（DATAC）可以减少RX数据信号滤波器的带宽。滤波器的带宽必须根据位率来进行调整，这个功能一般通过RXFilt位来控制。
RSSI（接收信号强度指示）电路的输出与代表RF输入信号强弱的直流电压相对应。当接收到的RF输入信号使RSSI输出增加时，RSSI将作为信号的有无指示器而用于唤醒电路。无信号时，电路将处于睡眠模式以长电池寿命。
在编程时，可用两线（CLKIN和REGIN）式总线来编程电路，两线串行总线接口可以控制分频器、选择TX的功率和RX以及合成器电路功能块，其接口由一个80位编程寄存器组成。数据和第一有效位从REGIN线进入，第一位输入为P1，最后一位输入为P80。程序寄存器中的位安排如表2所列。
当CLKIN信号为高电平时，80位控制字首先读入移位寄存器，然后通过REGIN信号（正的或负的）装入并行寄存器。其接收和发射模式可由电路直接指定。图3所示是MICRF500中CLKIN、REGIN、内部LOAD、INT和PA－C信号的时序图。
图3中，在时序1时，倒数第二位数据被时钟信号装入移位寄存器（‘1’）；在时序2时，最后一位数据被时钟信号装入移位寄存器（‘1’）；时序3时，通过REGIN信号的转换可产生一内部装入脉冲，并将控制字装入并行寄存器，从而使电路进入新的模式（TX模式），并稳定在这种新模式。在时序4时，如果时钟信号变低，功放将慢慢开启以使RF输出信号最小。在PA开启前，PLL处于可靠的锁定状态。而在LOCKDET被设置后，PA开启。时序5时，功率放大器将满负荷开启。时序6时，一个新的控制字进入移位寄存器。当CLKIN为高时，REGIN信号发生跳变以关闭功率放大器。时序7时，功放关闭以产生内部装入脉冲，并将新控制字装入并行寄存器，从而使电路进入一个新的模式（节电模式），但CLKIN必须在产生内部装入脉冲后变低。当CLKIN为高时， REGIN上将不会出现跳变，此时，新的控制字在任何时间内，都不影响收发器操作，它将按照自己的方式按时进 入移位寄存器。
