其中，地址译码模块负责对MCU的地址总线进行译码，产生地址选通信号;控制信号模块负责产生一些总的控制信号，如系统启动信号CtrlBegin、整个电路的复位信号reset等等;FIFO状态查询模块负责向MCU提供当前FIFO的状态特征，以便查询，如半满、半空、全满、全空等状态;中断申请模块可根据FIFO的状态自动产生中断请求信号。AD转换控制与FIFO写控制模块、FIFO读控制模块是整个接口电路的核心单元，下面分别加以介绍。

　　3.1 AD转换控制与FIFO写控制模块

　　根据ADS8323与FIFO的使用说明，该模块的工作过程如下：在系统启动信号CtrlBegin有效之后，启动AD转换信号(/CONVST置低);在转换过程中，将数据缓冲区(由CPLD内部实现的一个16Bit的存储器)中的前一次转换结果写入FIFO中，具体来说，首先使低8位数据使能信号LowOE置高，低8位数据被放到数据总线上，然后产生低8位FIFO的写时钟信号FIFO1_WCLK，这样转换结果的低8位就被存入低8位FIFO中，按同样的过程再把转换结果的高8位存入高8位FIFO中;在转换结束后(BUSY为低)，将AD的读使能信号/RD置低，于是本次AD的转换结果被写入数据缓冲区;完成一次操作之后，再启动AD转换信号，开始下一次转换过程，周而复始，直到系统启动信号CtrlBegin无效。

　　该模块可由状态机加以实现。在设计中，我们采用Verilog HDL语言编写，其仿真波形如图3所示。

　　

　　3.2 FIFO读控制模块

　　当FIFO中的数据达到一定深度之后，MCU就需要通过该模块向FIFO读取数据。该模块主要产生四个信号，即低8位FIFO的RCLK和OE(定义为RCLK1和OE1)、高8位FIFO的RCLK和OE(定义为RCLK2和OE2)。以往的设计方案是采用两个独立的读地址分别作为RCLK和OE，这种方式虽然操作简单，但需要两个读周期才能完成一次读操作，这样大大降低了工作效率。本文采用一个读地址作为OE信号，再利用对OE的延时信号作为RCLK信号，这样只要RCLK信号的产生介于两次OE之间，就能实现用一个读周期完成一次读操作，这样便大大提高了MCU的工作效率。延时模块由Verilog HDL语言实现，其代码如下：

　　

　　仿真波形如图4所示。

　　

　　4.结束语

　　本文采用CPLD实现了AD芯片、高速FIFO存储器以及MCU之间的接口电路。实验表明，该电路工作稳定可靠，且通用性强，易于移植到其它数据采集系统中。同时，QuartusII等嵌入式技术的使用，简化了开发流程，提高了设计效率。目前，该电路已成功应用于某数据采集系统中。