2.2.2  A/D控制器设计
　　AD7864的工作时序图如图3所示。当CONVST信号为下降沿时启动一次四通道的A/D转换，因此采样频率决定于CONVST信号的频率，在第一通道开始转换之后BUSY信号为高，四通道转换全部结束后变为低，EOC为高表明正在转换，为低表示一次转换结束，可读取结果，此时将片选置为低，同时将读信号RD置低即可从数据线上将数据读出。为了便于控制采样频率，设置AD_START和CLOCK信号分别作为外部控制A/D开始转换信号和时钟信号。

　　本文采用硬件选择通道方式，SL1、SL2置高，两通道依次按顺序转换。由于两通道采样数据使用同一路数据总线依次读出，采用有限状态机(FSM)实现各通道数据的采集。状态机是逻辑设计中最重要的设计内容之一，通过状态转移图设计手段可以将复杂的控制时序图形化表示，分解为状态之间的转换关系，将问题简化。VHDL流水线设计方法可以提高系统的工作频率，采用VHDL语言编写控制程序。
　　状态机的状态转移图如图4所示，共分为6个工作状态：零状态(idle)、等待状态(STAND_BY)、转换第一通道数据(CH0_CONVST)、读第一通道数据(CH0_RD)、转换第二通道数据(CH1_CONVST)以及读第二通道数据(CH1_RD)。

　　设计控制器端口类型及说明如表1所示。