本设计采用4级2．5 bit加一个2 bit Flash的ADC结构。由于运放共享技术的引入，运放的数量从原来的4个减少到了2个，因而大大减小了功耗，优化了设计。其运放共享技术原理图如图3所示，与传统流水线ADC相比，它只是添加了开关ISO1租ISO2来对运放的输入进行切换。但开关ISO1和ISO2的引入又会引发其他问题，如ISO1和ISO2的开关电阻会加大信号通路的阻值，同时，这些电阻和寄生电容的结合会产生一个零点，而这会引起闭环电路的过冲和震荡。所以，必须对这些开关进行优化，以减小过冲并避免震荡。增加开关的尺寸可以减小开关的阻值，但是又会增加寄生电容，减小反馈系数，降低闭环的带宽，导致闭环速度降低。

3 运放的具体设计
    在选取运放结构时，需要对运放增益、带宽、输出摆幅、速度、功耗和稳定性等方面进行综合考虑和折中。随着工艺尺寸的不断缩小和供电电压的不断降低，两级运放比单级运放具有更高的增益和输出范围。但是，在速度、功耗、共模反馈，特别是稳定性方面，两级运放也有着明显的缺陷。本设计中的信号输入范围为500mVpp，这样，折叠式运放(folded-cascode op-amp)已经足以满足摆幅的要求。但为了达到低功耗，高速度，高直流增益以及非常良好的稳定性，本设计在第一、二级所用的运放采用折叠式增益增强结构(gain boosting)。其电路结构原理图如图4所示。

    为了避免出现慢建立(slow settling)和不稳定，辅助运放的单位增益带宽ωadd必须满足：
    βωμ<ωadd<ωp2 (3)
    式中，ωμ表示主运放的单位增益带宽，ωp2表示主运放的次极点。

4 仿真结果
    笔者在SMIC 0．13μm CMOS工艺下，对整个ADC进行了瞬态仿真。在60MHz采样频率下，其输入幅度为475mV的正弦信号。那么，在输入频率为9MHz时。即可得到图5所示的FFT频谱图。图中，信号的有效比特数(ENOB)为9．67bit，无杂散动态范围(SFDR)为75．2 dB。整个ADC的功耗为15 mW。可以满足模拟电路高线性度和低功耗的要求。

5 结束语
    本文给出了一种高性能低功耗流水线ADC设计方法，它对比较器进行了特殊处理，并去除了采样保持电路，同时引入运放共享技术，使电路所需的运放数目比传统流水线ADC减少了一半，从而大大降低了功耗。该ADC电路在1．2 V供电电压下，采样率可达60 MHz，ENOB为9．67 bit，功耗为15 mW。