4  AT84AD001B的三线串口

AT84AD001B高速模数转换器芯片的MODE、CLK、LDN及DATA 4个引脚可用于三线串口的配置。其中MODE引脚用于配置选择是否启用三线串口，MODE为高时启用三线串口，为低时屏蔽，参数为缺省状态。CLK是三线串口的配置时钟输入引脚。LDN为配置通过三线串口配置寄存器的开始和结束信号输入引脚。DATA为三线串口的寄存器配置数据输入引脚。CLK引脚允许输入的最大时钟频率是50 MHz。三线串口配置时序见图3所示。



在对AT84AD001B高速模数转换器芯片的应用电路进行设计时，可以通过微处理器对三线串行接口进行配置。通常在高速信号处理系统中通过后端做信号处理的高速FPGA对三线串口进行配置，而无需添加专用芯片，因此可以节省空间，利于PCB设计。系统启动或复位后，当MODE脚为高电平，LDN脚为低电平时，DATA脚将会在每一个CLK的上升沿输入1 bit数据。由于每个三线串口寄存器需输入的配置数据包括3 bit的寄存器地址和送入该寄存器的16 bit数据，因此该设计总共需配置8个寄存器，表1是各寄存器的配置参数。



5  AT84AD001B的工作模式

AT84AD001B的工作方式按输入的模拟信号来分，具有以下三种模式：

(1)I通道与Q通道有相互独立的两路输入；
   
(2)I通道与Q通道均使用I通道的模拟输入；

(3)I通道与Q通道均使用Q通道的模拟输入。

AT84AD001B的工作方式按时钟输入也可以分为三种：

(1)I通道和Q通道有各自独立的时钟，分别在上升沿时采样；

(2)两个通道都使用I通道时钟，在I通道时钟的上升沿采样；

(3)两个通道都使用I通道的时钟，ADC内部产生一个同频反相的时钟作为Q通道工作时钟。在第3种模式下，当两通道输入同一模拟信号时，就可以实现交替式并行采样。ADC的采样速率为输人工作时钟的2倍。

AT84AD0001B的工作方式有多种选择，用户可以根据自身系统的需要和特点来选择最合适的工作模式。

6高速采样设计

采用AT84AD001B和高速FPGA来实现采样系统的设计应遵循两个原则：一是要有足够的专用LVDS差分逻辑接收通道：二是用作AD输出差分数据接收的专用LVDS差分逻辑接收通道的最高数据传输速率要大于AD的数据输出速率。

本设计中的AT84AD001B与高速FPGA的接口设计如图4所示。



图中FPGA用于产生AD的时钟和三线串口配置信号，由于AD的采样输出信号速率很高，设计中需要通过串并转换或数据抽取使数据速率降低之后，才能对信号进行处理，而不宜直接做信号处理。

7结束语

由于AT84AD001B的工作方式灵活多样，所以基于它的高速采样系统的设计也很灵活，因此可以根据目标系统的需求或指标来满足系统的设计要求。而且，AT84AD001B的这种灵活性也方便了它在其他领域中的推广。