整帧图像输出需要128个时钟周期。随后将1。5通道合并成一路50 bit数据：6～10通道合并成一路50 bit数据，分别缓存在两个数据FIF0中．每个FIFO的容量为128 KxS0bit．并将上述两路信号传输给FPGA进行并．并转换，最后输m一路10 bit并行图像数据。
2．2．2 FIFO读写控制
    由于M’F9M413每个时钟周期可同时输出100位数据，必须经过FPGA并。并转换。转换成10位数据供LV：DS数据采集卡使用。为了避免丢失高速数据，必须在中间加入数据缓存器。该系统设计选用两片128 KxS0 bit的FIFO。它是一种高速、低功耗的先入先出型缓存器。
2．2．3 基于VHDL硬件电路的实现
    VHDL硬件描述语言支持自上而下的设计方法。根据自上而下的设计方法，确定输入／输出信号，同时根据时序划分功能模块，然后把所有的输入／输出信号分配到各个功能模块中，每个功能模块分别进行VHDL设计输入、功能仿真、后仿真。在各个功能模块实现各自功能后，例化到顶层设计中，完成顶层的VHDL设计输入、功能仿真、综合、后仿真。直至达到设计要求。部分VHDL硬件捕述如图4所示，其中R1是帧计数，R2是行计数。总曝光时间的计算公式如下：总曝光时间=Rl×行周期×l 024+(1 023一R2)×行周期。

3 结语
    该系统没计根据CMOS的时序要求．经仿真调试能够产生相应的驱动脉冲和偏置电压，并通过遥控数据的注入，实现了曝光时间的可调控制。