3．2 速度匹配
    由于LVDS传输的信号是数据采集系统所采集的数据，该数据的传输速率只有几百KB，而LVDS器件的传输速度范围为10～66 MByte／s，采用间歇式传输，但在传输中断后，再次传输需要500μs的同步时间，所以若LVDS器件采用间歇式传输，将丢失500μs的数据，故不能采用该种传输方式。
    串行器DS92LV1023和解串器DS92LV1224有10个数据引脚，数据都是8位，一般有2个数据引脚不同，但这里则采用这两个空数据引脚：先将采集的数据暂存到FPGA的内部FIFO中，当FIF0中数据达到10个字节以上时，通知FPGA模块将数据和时钟赋到串行器DS92LVl023的引脚传输数据，同时FPGA向串行器DS92LV1023的第Data8位赋值为“0”；当所采集的数据传输完成后，增加一些其他数据，使LVDS持续传输，与此同时，FPGA将串行器DS92LV1023的第Data8位赋值为“l”。
    数据接收端上传至计算机的速度匹配。USB模块向计算机上传数据也采用间歇式传输方式，即USB模块每传输512个字节，需停止几个μs。所以可利用FPGA的一个内部FIFO，先将数据暂存到内部FIFO中，等到FIFO中数据达到512个字节后通知USB模块读取数据，然后返回到计算机。
    通过FPGA控制解串器DS92LVl224的PWRDN、REN、RCLK、RCLK_R／F及REFCLK引脚使LVDS器件开始解串，由于解串器DS92LV1224解串的数据分为采集的真正数据和用户添加的数据。所以，要先过滤掉添加的数据，再通过FPGA判断DS92LVl224的Data8位，如果Data8为“0”，则将数据存到FPGA的FIFO中，其部分程序代码如下：

4 实验结果
    图4是该系统模拟某型号弹上采编器采集自加计数器数据，经300 m传输距离后得到的部分数据，数据准确无误。

5 结论
    介绍一种基于LVDS总线的高速数据传输系统的设计方案旧，详细描述了FPGA对LVDS器件工作状态和FPGA与单片机相互之间的工作。该系统设计已投入应用，其性能可靠、稳定，适用性强。