CPLD在系统中的主要作用是用来将PCI控制器传输过来的数据，经过一定的算法处理，得到DDS外围管脚的状态及向DDS中写入控制寄存器数值，使DDS根据配置信息产生所需要的信号。
    本设计中使用的CPLD是Altera公司的7000S系列，工作电压为5 V，具有192个宏单元，采用通用JTAG方式下载。CPLD与DDS之间的接口电路主要包括8位数据线D[7：O]。6位地址线ADD[5：0]，串并选择信号PMODE，复位信号RESET，外部更新信号UDCLK、读写信号WR、RD和控制信号0RAMP、FDATA。如图3所示。

             

    考虑到DDS信号输出的实时性和减少CPLD的宏单元的占用，本设计中使用9052的IOWR#信号去触发DDS的写入信号WR。DDS控制寄存器的写入方式有串行和并行两种，由PMODE管脚控制，当PMODE信号为高时，为并行写入模式，当PMODE信号为低时，为串行工作模式。由于设计中PCI9052写入CPLD的数据为8位并行输入，所以在这里选用了并行的方式向DDS的控制寄存器中写入数据。写入的时序如图4所示。

             

    CPLD的程序在Altera公司提供的QuartusⅡ开发系统下通过Verilog HDL语言来实现。在QuartusⅡ环境中，可以方便地对波形进行仿真，便于查看和修改程序中可能存在的问题。QuartusⅡ仿真环境如图5所示。

         

2．3 DDS输出部分设计
    DDS部分电路设计除了与CPLD之间的连接电路外，还有DDS的外围电路设计。本系统中DDS的外围电路主要包括电压转换、差分时钟信号输入和低通滤波器三个部分，如图6所示。设计中的DDS采用的是AD公司的通用DDS芯片AD9852，芯片的工作电压为3．3 V，最高系统时钟为300 MHz。

         

    在整个系统中，PCI9052和CPLD的工作电压为5 V，所以需要将工作电压由5 V转换为DDS正常工作的3．3 V，设计中采用了专用的电压转换模块，完成电压转换工作，为DDS及其外围电路提供3．3 V工作电压。
    差分时钟输入模块是为了DDS输出信号能够得到较好频谱纯净度，本设计采用了20 MHz的有源晶振，通过MCl00LVEL16D芯片产生20 MHz的差分时钟信号，作为DDS的外部输入时钟。
    为了滤去不需要的频率成分和抑制输出信号的杂散，在信号的输出部分，采用了一个π型结构的LC低通滤波器，滤波器的结构图如图7所示。