2．2．1 CPRI链路层协议实现模块
    CPRI链路层只是定义了一个同步的帧结构，而里面的IQ数据和控制管理数据都是由用户按需求自由处理的，采用FPGA实现CPRI的成帧、解帧及相关的控制，处理灵活，方便以后服务增加进行升级。在下面的软件部分做详细介绍。
2．2．2 CPRI物理层协议实现模块
    采用国半的CPRI串行／解串器SCAN25100。SCAN25100是专门为CPRI协议设计的高速串并转换芯片，除了串并转换之外，还有8 B／10 B编解码功能，其内部结构框图如图4所示。
    图4中的TXCLK和RXCLK都是双边沿采集数据，降低了频率要求，光纤接口(DOUT和RIN)的速率由TXCLK决定，当TXLCK为61．44 MHz时，经8 B／10 B编码，再并串转换后，DOUT的速率就是1 228．8 Mb／s。对于RXCLK也就是接收过程的时钟，可以采用芯片内部自动恢复模式。当作为RE端时，内部振荡器产生的30．72 MHz时钟SYSCLK可以直接作为参考时钟REFCLK，省去一个精准的外部时钟，而且可以利用芯片上的两个锁相环路自动将远程射频单元同步到负责基带处理工作的基站。当作为REC端时，需要由时钟芯片产生30．72 MHz的时钟给SCAN25100当参考时钟。具体应用时，可以使用芯片的配置引脚进行芯片工作模式配置，也可以用MDIO接口对芯片内部寄存器进行编程，达到配置芯片的目的。
    此外，该芯片还提供了延迟校准测量功能，通过读内部相应的寄存器值，再进行简单的换算后，就可以得到数据的传输延迟，其准确度达到±800 ps。SCAN25100很好地满足CPRI物理层的功能，性能稳定，省去了8 B／10 B编解码和接收端的时钟恢复，减轻FPGA开发压力。
2．2．3 光纤传输模块
    由于CPRI光口的传输速率有614．4 Mb／s，1228．8 Mb／s和2 457．6 Mb／s三种，所以光纤模块应该选用多模光纤模块，可以满足3种速率的不同选择。实现多块单板之间的通信，形成链状和星型混全组网，提高整个数字直放站系统的覆盖范围。
2．2．4 时钟管理模块
    对于数字直放站系统，需要用到好几个低抖动、低相位噪声时钟，如SCAN25100，FPGA等，而且电平有LVDS，LVPECL，CMOS等。时钟是整个系统的核心，其性能直接影响整个系统的工作。
    AD9516是一款将低相位噪声时钟发生和小于1 ps低抖动14通道时钟分配功能集成在一起的时钟集成电路。内部集成了1个整数n分频的频率合成器、2个参考输入端、1个压控振荡器(VCO)、可编程驱动器、可调延迟线和14个时钟驱动器，包括LVPECL，IVDS和CMOS三种电平模式输出。由于片内集成了VC0，省去了外部振荡器，同时也提高了系统设计的稳定性。3种电平模式时钟输出，丰富了接口方式，给系统设计提供了便利，因此，该系统中采用ADI的时钟芯片AD9516。
2．2．5 系统配置及监控
    利用单片机对时钟芯片等进行初始化配置，与FPGA进行通信，实现相应的系统监控功能。
2．3 电路接口设计和PCB布板问题
2．3．1 接口电平
    SCAN25100的串口输出是CML差分电平模式，而光纤模块的接口电平是LVPECL差分电平模式，为了实现稳定可靠工作，需要进行接口电平转换，其接口转换如图5所示。

    在该系统中，当CML差分输出时，芯片已经在差分输出加了电阻．而光纤模块的LVPECL电平中已经有隔直电容，所以在处理两者之间的接口电平时显得十分简单，可以把两者直接相连就可以解决接口电平匹配问题。
2．3．2 PCB布板
    由于是GHz级的设计，对PCB设计的要求较高．对高速差分布线，特别是光模块和SCAN25100接口走线(图4中的DOUT和RIN)，应该尽量短且不同层布线，减少收发之间的串扰，增加回流过孔减少其他信号耦合，设计好高速差分走线的阻抗匹配，保证高速串行信号的完整性。

3 软件实现
3．1 单片机
    实现SPI通信协议．完成对时钟芯片、A／D与D／A的初始化配置，使得时钟芯片提供多路时钟分别给FPGA．SCAN25100，A／D与D／A。实现I2C通信协议，完成单片机与FPGA之间的通信，从而对数字中频进行设置及监控。实现485总线对整个系统进行监控。
3．2 FPGA
    主要是完成CPRI的链路层协议。主要分为3个模块，发送、接收、CPRI启动过程模块。其结构如图6所示，FPGA内部实现CPRI的成解帧和数字上下变频(DDc及DUC．这里不在讨论)，发送模块负责把数字下变频数据通过CPRI帧发送给SCAN25100，接收模块则把接收的CPRI帧提取出数字上变频需要的数据。只有当启动模块完成后。输出1个控制信号，数字中频和CPRI之间才能互相传递数据。