仿真结果显示，芯片封装/PCB接口上的感性耦合是导致SSO波形中高频尖峰的元凶。一个大小为t×d的信号环路由一个信号过孔和距其最近的接地过孔组成，这个环路的大小就标志了感性耦合的强弱，如图2所示。I/O干扰环路的面积越大，产生的磁场就越容易侵入邻近的被干扰环路。被干扰I/O信号环路的面积越大，也就更容易受其它I/O环路干扰。因此，要降低串扰和参数t，设计中就应注意采用较薄的PCB，而且PCB上的关键I/O应从较浅的信号层引出。同时，设计师还可通过缩短I/O过孔与接地过孔之间的距离来减小串扰。在图中所示的设计中，设计师专门将一对I/O焊盘连到了地平面和VCCIO平面，以减小干扰管脚和被干扰管脚相应的信号环路面积。

图2：信号环路的示意图。

      为评估本方法的有效性，我们对FPGA I/O Bank1 和Bank2进行了两次测量，如图3所示。这两个Bank中的所有I/O口都配置为电流强度12mA的LVTTL 2.5-V接口，并通过50Ω带状线与10pF的电容端接。

图3：I/O Bank 1和I/O Bank 2的管脚映射图。

      在Bank1中，管脚AF30是被干扰管脚。在FPGA设计中，将W24、W29、AC25、AC32、AE31和AH31这6个管脚通过编程设置为逻辑“0”，它们通过过孔连接到PCB的接地平面。U28、AA24、AA26、AE28和AE30这5个管脚则通过编程设置为逻辑“1”，并连接到PCB的VCCIO平面。其它68个I/O口以10MHz频率同时发生状态变换，因而是产生干扰的管脚。为了进行比较，Bank2中没有将W24、W29、AC25、AC32、AE31、AH31、U28、AA24、AA26、AE28和AE30这些 I/O通过编程设置为接地脚或VCCIO脚，只是将其空置，其它68个I/O仍然同时开关，如图3所示。

      实验测试显示Bank1中AF30上的地弹(ground bounce)已比Bank 2中的G30降低了17%，电压下陷(power sag)也减小了13%。仿真结果也验证了这一改善。由于可编程接地管脚的出现缩短了干扰环路和被干扰环路的距离d，因此SSO的减小是预料中的，如图2所示。然而，由于芯片封装中的信号环路面积无法减小，所以改善程度也有限。
2. 通过合理设计减小PDN阻抗

      PCB上接口处VCCIO和接地管脚之间的阻抗对于一块FPGA芯片的PDN性能评估是最重要的一个标准。通过采用有效的去耦策略并使用较薄的电源/接地平面对可以减小这一输入阻抗。但最有效的方法还是缩短将VCCIO焊球连接至VCCIO平面的电源过孔的长度。而且，缩短电源过孔也会减小其与邻近接地过孔构成的环路，从而使这一环路较不易受干扰I/O环路状态变化的影响。因此，设计时应将VCCIO平面安排在离PCB顶层更近的位置。

      本文小结

      本文对装有FPGA的PCB上的同步开关噪声仿真进行了全面分析。分析结果表明，封装和PCB接口上的串扰与封装和PCB上的PDN阻抗分布是SSO的两个重要成因。

      相关模型可用于帮助PCB设计师减小SSO，实现更优秀的PCB设计。文中还介绍了几种降低SSO的方法。其中，合理分配信号层并充分利用可编程的接地/电源管脚可帮助减小PCB级的感性串扰，将VCCIO安排在PCB叠层中较浅的位置也可降低PDN阻抗。