根据图2给出的数字锁相环的原理框图，可用VHDL语言分别对该系统进行设计。其中数字滤波器由K模计数器组成，数控振荡器包括脉冲加，减控制电路和N分频器等。
2．1 数字鉴相器
    数字鉴相器通常可选用边沿控制型鉴相器、异或门鉴相器、同或门鉴相器或JK触发器组成的鉴相器等。本数字鉴相器是一个相位比较装置，主要通过比较输入信号V1(相位φ1)与输出信号V2(相位φ2)的相位来产生一个误差信号Vd，其相位差为△φ=φ1-φ2。当△φ=φe(输入信号脉宽的一半)时，其鉴相器输出为方波，属于相位锁定阶段。在这种情况下，只要可逆计数器的K值足够大，其输出端就不会产生进位脉冲或借位脉冲。在环路未锁定时，若△φ<φe，其输出脉冲的占空比小于50％；而当△φ>φe，其占空比大于50％，该输出电压Vd将加到K模可逆计数器的UPDN输入端。
2．2 数字滤波器
    计数器可设计成一个17位可编程(可变模数)可逆计数器，计数范围为23～217，可由外部置数DCBA控制。其输入频率fk=Mfc。当鉴相器输出Vd为高电平时，K模计数器进行减计数，计数到“0”时，输出一个借位脉冲DN；而当鉴相器输出Vd为低电平时，K计数器进行加计数，当计数到某一设定值“DCBA”时，将输出一个进位脉冲UP。UP和DN可作为脉冲加／减电路的“加”和“扣”脉冲控制信号。
2．3 数控振荡器
    本电路由D触发器、JK触发器和与门、或门等电路组成。当数字滤波器UP输出端输出一个进位脉冲时，系统便在INC下降沿到来后，在脉冲加／减电路的输出端fout插入一个脉冲信号，也就是使相位提前半个周期；反之，当数字滤波器DN端输出一个借位脉冲时，在DN下降沿到来后，系统就会在脉冲加／减电路的输出序列中扣除一个脉冲信号，也就是使相位滞后半个周期，且这个过程是连续发生的。这样，脉冲加，减电路的输出经N分频器模块(ncount)分频后，即可使输出信号的相位接受调整控制，最终达到锁定。当环路锁定后，输出与输入信号之间会存在一定的相位误差。

3 保护电路的设计与实现
    本系统中的保护电路主要由PWM波形监视模块和系统参数监视模块组成，其保护电路结构如图3所示。

   图3中的脉宽异常检测模块由3个9位使能计数器组成，DSP输出的三路PWM信号分别作为计数器的使能信号输入。当控制信号有效时，计数器开始计数，计数器的上限值为400，即200μs，当控制信号的有效宽度小于200 μs时(在本系统中DSP的控制周期为55μs)，即认为该PWM波正常，系统会将控制信号直接输出；如果大于200μs，则认为PWM波出现异常，此时系统将立即切断PWM波的有效输出而停机．并把异常中断信号和异常状态码信息报告给DSP。共态导通模块可用于监视逆变器系统，从而控制半桥高低端的两路对称SPWM波信号，保证这两路信号输出不会出现共态导通的情况。另外，由模拟比较器产生的系统过电压、过电流和温度异常等报警信号，经过数字滤波后，将送人PWM波处理模块。这样，在系统出现异常时，即可由CPLD实现硬件上的停机保护动作。