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1 复杂可编程逻辑器件概述
复杂可编程逻辑器件(CPLD)最早出现于80年代后期,由于其高速、设计灵活、成本低、延时可预测等特点,一经面世便得到广泛的应用。世界各主要PLD厂商都纷纷推出了自己的 CPLD产品,如 Altera公司的 MAX系列,Xilinx的XC9500和Spartan系列,Lattice公司的ispLSI系列等。
1.l 复杂可编程逻辑器件的特点
与传统的FPGA相比,CPLD最大的特点在于其延时可预测性。在互连特性上,CPLD采用连续互连方式,即用固定长度的金属线实现逻辑单元之间的互连,避免了分段式互连结构中的复杂的布局布线和多级实现问题,能够方便地预测设计时序,同时保证了CPLD的高速性能。用户的仿真与实际系统集成后无太大的时间差异,不会给系统造成性能的波动,即系统具有稳定的可编程性,这使得软件控制下硬件的改变不受器件的影响。
1.2 isp LSI简介
Lattice 公司研制的在系统可编程大规模集成电路(ispLSI)系列芯片具有高密度、高速度和在线可编程等特点[2],使设计变得容易,并且不需要更改线路板就可以立即更改设计,代表了大规模可编程逻辑器件的发展方向。ispLSI包括以下几个主要部分:GLB(通用逻辑块),GRP(集总布线区),ORP(输出布线区),I/O单元和时钟分配网络。
(1) GLBispLSI的基本单元是GLB。每个GLB有18个输入,4个输出,以及实现标准逻辑功能的必要逻辑。GLB的输入来自GRP和专门输入端,GLB的输出反馈回GLB,以便它们能连接到任何别的GLB的输入端。
(2) GRPispLSI芯片中部有一个集总布线区,该布线区在连线延时恒定且可预知的前提下,提供了完善的片内逻辑互连性能。
(3) ORPORP提供了GLB输出与芯片输出引脚之间灵活的连接途径。
(4) I/O单元每一个I/O单元直接连接到一个I/O引脚。每个I/O都可编程为输入、输出和双向单元,并可根据所需要编程为锁存或寄存功能。每16个I/O Cell分为一组。8个GLB,16个I/O Cell,一个ORP和2个专用输入连在一起,组成一个 Megablock(组合模块)。8个GLB的输出通过ORP连到16个I/O Cell。每个Megablock共享一个OE信号。
(5) 时钟分配网络以1032 为例,时钟分配网络有4个专用的时钟输入端:Y0,Y1,Y2和Y3;另外的一个专用时钟输入来自GLB的输出。5个时钟输出:CLK0,CLK1, CLK2,I/O CLK0和I/O CLK1,用来提供到GLB和I/O单元的时钟线路。CLK0,CLK1和CLK2用作GLB的时钟信号;I/O CLK0和I/O CLK1则用作I/O Cell的时钟信号。
2 LED大屏幕视频显示系统原理
LED大屏幕视频显示系统由于具有亮度高、视角广、寿命长、性价比高,因此在银行、交通、广场、体育场馆等公共场合得到了广泛的应用。笔者用按位分时显示的方法研制了256×256灰度级的LED大屏幕视频显示系统,画面清晰稳定,颜色丰富,取得了良好的视觉效果。
视频控制系统是LED大屏幕视频显示系统的核心,它负责产生各种显示控制信号,对视频数据进行分割、存储、灰度扫描并按特定的方式输出数据到显示屏体供驱动显示。从电路组成看,视频控制系统包括计算机箱体内的预处理卡及显示屏体内的可级联的视频控制器单元;视频控制器单元(或预处理卡)由控制单元 (CPLD)和存储器单元(SRAM组)以及I/O接口单元等部分组成。计算机屏幕上每8×16行单色数据对应两片SRAM存储器(1024列×8×16 行为1个存储器单元)8×1位数据口,所有存储器的地址和控制信号由一片控制芯片(ispLSI1032E)产生。它们在显示系统中的关系如图1所示。
大屏幕显示范围为1024列×768行,时钟频率65MHz,整个显示区域分为6个存储器单元,每个存储器单元对应1024列×128行数据,2个存储器单元及1片控制芯片共同组成一个视频控制器单元(3个视频控制器单元可以级联控制1024列×768行)。计算机视频数据经过预处理卡(如γ反校正)后输出到视频控制器单元,视频控制器单元根据时钟和行、场同步信号对数据进行分割并分时写入到2个存储器单元内,视频控制器的存储器单元同时读出的数据经灰度调制后变成串行数据流,并行输出到显示屏体驱动电路经移位后以1行为周期打入到屏体显示,同时行扫描信号以19行数据刷新时间为周期进行垂直扫描。
