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３ 系统的基本工作原理下面以闪存的写（编程）操作为线索，阐述系统的基本工作原理。
３．１ 写操作的准备和启动
１３９４高速总线上的串行数据通过一定的接口芯片变换成并行数据。当大容量存储器接收到外部１３９４高速总线上的数据存储握手信号时，１３９４接口控制子模块利用握手信号产生一定的时钟和控制信号，控制高速数据缓存入３２位的输入ＦＩＦＯ。当输入ＦＩＦＯ的存储量达到一次８级流水运行的数据量时，就向ＣＰＵ发出中断，申请写操作启动。
３．２ 写流水操作的加载和自动编程
存储区的寻址采用内存寻址方式，即为ＦＬＡＳＨ存储区分配一段内存空间，ＣＰＵ象访问内存一样对其进行寻址，大小为２Ｍ，共２１根地址线，其中高３位是子模块选择，选择８级流水中的某一级；低１８位是子模块的每块芯片的页（行）地址。对于芯片内的列地址，由于向每一页写入数据时，总是从页的起始处开始写，即列地址（页内编程起始地址）是固定的，因此可以直接由ＦＰＧＡ给出。当ＣＰＵ接收到写操作启动的中断申请时，给出写操作命令，并进行地址译码。存储区控制子模块将ＣＰＵ给出的命令和地址经过一定的逻辑转换成片选、命令、地址及控制信号，依次对８级存储子模块进行片选并完成各级命令和内部地址的加载工作。然后再由存储区控制子模块产生一定的控制信号，控制输入ＦＩＦＯ启动对８级存储子模块的数据加载工作：首先对第一级进行片选，数据流由输入ＦＩＦＯ经存储区数据子模块驱动后输入第一级存储子模块，经过５１２个写周期后（页有效数据），完成对四片并行的ＦＬＡＳＨ芯片的页加载，加载完成后由存储区控制子模块给出自动编程的起始指令１０Ｈ，第一级子模块的四片芯片就开始将加载到页寄存器的数据写入到芯片内部，进行自动编程工作。页编程操作时序图如图４所示，这时它们的片选可以无效。然后使第二级片选信号有效，开始对第二级进行数据加载。依次下去，完成８级存储子模块的数据加载。
３．３ 检验写流水操作是否成功
第一级存储子模块在完成了数据加载后开始自动编程，待到８级的数据加载都完成后，其自动编程已接近尾声。此时不断检测该级四片芯片的忙／闲端口，一旦它们都处于“闲”状态时，说明自动编程都已经结束。这时由存储区控制子模块的控制逻辑产生片选信号，选通第一级存储子模块并发读状态命令７０Ｈ，通过采样四片芯片的Ｉ／Ｏ端口的“０”状态来检测编程是否成功，并将检测结果锁存进ＦＰＧＡ内部的寄存器；然后按同样的方式对第二级存储子模块进行检测，依次下去，直到“记录”下８级存储子模块的编程成功与否的状态信息后，向ＣＰＵ申请中断并将这些状态值返回给ＣＰＵ。ＣＰＵ则根据这些状态值更新无效块映射表，并将无效块映射到冗余区，对编程出错的存储子模块重新编程。重新编程与正常编程的工作原理是一致的 只不过数据是由ＳＲＡＭ输出给ＦＬＡＳＨ，且不能进行流水操作。
