对于USB的控制端点，其接收的最大数据包为64 b。故本文设计的双向FIFO使用的sram亦为64 b。使用memory complier生成。图5是设计的双向FIFO在Modelsim下的仿真波形图。该波形显示了方向0写数据，方向1读数据和方向1写数据，方向0读数据的过程。
2.2 其他端点的优化设计
对于USB设备控制器的其他端点，由于其与控制端点有所不同。控制端点是一个双向端点，而非控制端点单向的传输。故对于非控制端点对应的缓冲区的容量设定，应使USB的带宽利用率尽量达到最高。由于USB规范中规定缓冲区必须有足够的空间，可以为全(高)速设备容纳一个时间片所能传输的数据量的两倍的容量。这样USB在处理一个数据分组的同时，可以接收下一个数据分组。以此种重叠技术可以提高总线利用率。如果批量端点的缓冲区的深度设计为1 024 B。就可以得到最大的带宽利用率。
图6是其他端点所采用的双缓冲FIFO方案示意图。在状态1，req0控制访问FIFO0，reql控制访问FIFO1；在状态2，req0切换到访问FIFO1，req1切换到访问FIFO0。基于双缓冲FIFO的设计方案可使其他端点的带宽利用率达到最高，满足高速传输的需求。
3 电路的ASIC实现结果对上述设计方案采用Verilog硬件描述语言进行设计。仿真工具为Modelsim SE 6.2b，前仿真通过后，对设计好的电路使用Design Complier进行综合。综合所使用的工艺库是SMIC 0.18 μm工艺库。
对于控制端点，考虑到其主要处在SIE时钟和MCU时钟之间，对其所加的时钟约束分别为60 MHz和30 MHz；此外还对传统的双缓冲FIFO结构进行了综合，两者所加约束完全一致。将两者的电路的综合结果对比如表2所示。
对比表2可知在保证控制端点功能的前提下，本文所采用的新型FIFO结构比传统双FIFO结构在电路的实现面积方面减小了45.3％。
对于其他端点所采用的双缓冲FIFO方案保证了传输速度，但却是以牺牲面积为代价换来的。表3给出了批量(Bulk)传输端点(两个深度为512 B的FIFO)的实现面积报告。
4 结 语USB设备控制器端点缓冲区的性能，直接关系到总线的带宽利用率。这里分析了USB的四种传输类型并根据其特点灵活的设计了不同的方案，并给出了最终电路的ASIC实现结果。特别是针对控制端点所提出的一种新方案具有一定的通用性，该方案可以应用在其他类似场合的设计中。
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