4 硬件实现
4.1 代码实现
//+FHDR===============================================================
// Copyright 2005,UESTC,All rights reserved.
// File Name : alarm_deal.v
// Author :Yangbing
// Release History
// Version Date Author Description
// 1.0 20/05/2005 initial version
//-FHDR==============================================================
`timescale 1ns/10ps
module alarm_deal (clk,resetn,mode,dm,pulse_out,pulse_back,ch_sel,mux_enable,
alarm_out,alarm_outn);
//====================================================================
// input ports declaration
//====================================================================
……………………………………………………………………………………………………
…………………………………………………………………………………………………..
//======================end module ====================================
endmodule
//================= alarm_deal verilog file end =============================
4.2 电路结构
本系统采用0.5u mix signal 工艺,在成都国腾微电子有限公司的工作平台的支持下,已经成功完成综合验证,版图设计工作。综合电路结构如图7:
图7 电路结构
图8 版图结构
4.3 版图设计
该版图设计采用0.5u mix signal 工艺,版图结构如图8所示。