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2.1 PIN数字脉冲信号预处理
首先以霍尔传感器输出波形为粗定位(波形1)，从PIN输出的数字脉冲信号(波形2)中提取出采样周期定位波形，然后以此定位波形为基础定位出数据采样周期，在整个数据采样周期内对数字脉冲信号进行计数填充。采样周期定位脉冲(波形3)的下降沿是以PIN输出信号的定位脉冲的下降沿来定位的，其上升沿是以霍尔传感器输出脉冲的上升沿来定位的。提取出来的采样周期定位波形如图3中波形3所示。
2.2 采样数据周期产生电路
由于扫描器在不停地旋转，为了保证AVR获得正确的扫描数据，采样数据应该是一个完整周期内的数据，因此必须严格控制采样周期的完整性。为此设计了由AVR输出信号控制的采样周期产生电路。此电路以采样周期定位脉冲和AVR控制信号为输入，采样周期信号和采样周期终止信号为输出。在QUARTUSII9.0中进行仿真之后的波形如图4所示，图中tb为采样周期定位脉冲输入，clear为AVR输出的控制使能信号，tout1为产生的采样周期信号，flag为采样周期结束信号。
2.3 CPLD对FIFO芯片的直接控制
CPLD的主要作用是将数字脉冲信号计数填充后，在控制信号使能控制下将数据写入FIFO芯片中，因而CPLD中设计了对FIFO进行直接控制的功能模块，包括FIFO清空和写入。
2.3.1 FIFO数据清空
当FIFO中数据满时或AVR启动数据采集周期时都要先将FIFO中的数据清零，以防止FIFO溢出造成数据丢失或采集到错误的数据。针对FIFO清零时序，设计了由AVR控制的清零电路模块。执行清零FIFO命令时，首先向CPLD中写入清零信号MR电平拉低命令，命令字为0xF0；然后向CPLD中写入清零信号MR电平拉高命令，命令字为0x0F(任何非0xF0均可)。由于AVR单片机的时钟脉冲为8 MHz，因而这一过程必定能够满足清零脉冲的持续时间要求，FIFO即被清空。
2.3.2 单路FIFO数据写入
光电二极管接收的信号经前置放大及整形后频率比较高，由于系统一共有4路信号，AVR来不及直接去读取每个跳变沿的计数值,因而通过FIFO暂时缓存，待采样周期过后，AVR再从FIFO中读出计数值。要把计数值写入FIFO中，必须有正确的写信号，CY7C433对读写信号的时序有要求，写信号脉宽tPW≥15 ns，数据建立时间tSD≥8 ns，数据保持时间tHD无最小值要求。据此本文设计了图5所示的FIFO数据写信号产生电路，这一电路实质上是一个跳沿提取电路。输入的数字脉冲信号首先经过三个触发器延时三个时钟周期，之后对原信号进行异或，这样在信号的每个跳沿到来时便能产生一个3个时钟脉冲宽度的低电平脉冲。当CPLD时钟选为40 MHz时，此低电平脉冲的脉宽为75 ns，足以满足FIFO对写信号的要求。
在此低电平写信号产生后还要经过一级触发器进行时钟同步，以避免CPLD设计中经常出现的竞争与冒险问题[5]，同时将其上升沿同步于时钟脉冲的下降沿，正好满足FIFO写入时序中对数据建立时间的要求。
2.3.3 4路FIFO数据处理
在整个系统中共有4个激光扫描传感器，即会产生4路信号，且每路信号都会生成独立的FIFO写信号，因而共产生4路写信号。当4路写信号中有2路或多路信号同时到来时，写入FIFO中的数据会产生紊乱，而造成数据写入错误或数据丢失。因此，设计了一个多路写信号处理电路，当只有某一路信号中有写信号产生时，写信号处理电路中产生一个与之对应的写信号脉冲；当某两路或多路信号中有写信号产生时，只产生一个与之对应的写信号脉冲。为了避免数据丢失，为数据加上4位的数据来源标志位，当多路信号同时到达时，对应于有写信号产生的标志位置“1”。多路写信号处理电路如图6所示。
