1 引言

　　TMS320F2812是美国德州仪器公司推出的C2000 家族中最新一代产品。先进的内部和外设结构使得该处理器主要用于大存储设备管理、高性能的控制场合。在F2812构成的应用系统中，需要设计一些逻辑控制电路来保证系统正常有序地工作。这里，我们采用CPLD 来设计外围电路的译码及逻辑控制，使DSP 系统达到小型化、集成化和高可靠性。
 

　　2 CPLD在TMS320F2812系统中的应用

　　2.1 TMS320F2812介绍

　　TMS320F2812 数字信号处理器是在F24X的基础上开发的高性能定点芯片。能够运行24x 开发的代码程序，并且F2812 采用32bit 操作大大提高了处理能力。它的主要特点如下：

　　采用高性能的静态CMOS 技术，主频可以工作在150 MHZ(时钟周期可达6.67ns);

　　高性能的 32 位中央处理器，可以进行16 位X16 位以及32 位X32 位的乘且累加操作;

　　片内大容量存储器，128 K×16 bits 的Flash 和18 K×16 bits 的数据/程序存储器;

　　高速外设接口，最多可扩展1.5 M×16 bit 存储器;

　　3 个32-bit CPU 定时器，其中CPU 定时器1 和CPU 定时器2 被保留用作实时操作系统OS。CPU 定时器0 可供用户使用，作为独立的，全局性的定时中断控制;

　　具有 12-bit 的 ADC 流水线变换时间最小60 ns，单变换200 ns;可选择两个时间管理器触发功能;

　　改进的 eCAN 2.0B 接口模块;

　　多种串行通信接口(2 个UART、1 个SPI 及1 个MCBSP);

　　高性能低功耗，采用1.8V 内核电压和3.3V外围接口电压;

　　2.2 硬件结构介绍

　　我们采用 Alter 公司的EPM7064S 芯片来完成内部逻辑管理及与总线接口工作。该芯片采用快闪存储技术(FastFLASH)，功耗较低。宏单元数达到64 个，完全满足设计的逻辑要求。引脚到引脚的延时为4ns,计数器频率可达151MHZ。其输出电压为3.3V 或5V，可以通过设置VCCIO 引脚来选择不同的输出电压。I/O 引脚可接受5V、3.3V 和2.5V 的混合电压输入，在多电源混合系统中，这一特性非常有用，可以节省大量的电平转换器。

　　TMS320F2812 应用系统需要外扩一些必要的电路，包括支持内部程序运行的RAM 和EEROM，以及D/A 转换电路等，其系统结构框图如图1 所示：

 2.2.1 数模转换器的应用

　　在 TMS320F2812 中，片外扩展是通过TMS320F2812 中的外设接口XINTF 来实现的。

　　它类似于C240X 的外部接口，但也做了改进：

　　(1)在C240X中，程序存储空间、数据存储空间和I/O 空间映射在相同的地址(0000~FFFF)，对它们的访问通过控制线( DS , PS , IS )来区分;而在F2812 中，外部存储器接口分成了5个固定的存储映像区域，可寻址1MB 的片外存储器空间，具有独立的地址，没有了控制线( DS , PS , IS )。

　　(2) 每个 F2812 的XINTF 区都有一个片选信号。其中，有的区域的片选信号在内部是“与”在一起的，组成了一个共享的芯片选择，比如XZCS0 和XZCS1共享一个片选信号XZCS0AND1，XZCS6和XZCS7共享一个片选信号XZCS6AND7。在这种方式下，同一个存储器可被连到两个区或者我们可以用外部译码逻辑来区分这两个区。

　　(3)5 个固定的存储映像区域的每一个区还可以分别指定等待状态数，选通信号的建立时间，激活时间和保持时间。这些特征使得接口与外部存储器及外设脱离了联系，可以灵活独立地进行外部扩展。在本次设计中，除了液晶除了液晶显示模块和键盘外，所有的外扩寄存器和存储器全部映射在XINTFZONE 2(0x080000~0x0FFFFF)译码的空间内。我们使用了DAC7625 作为数模转换芯片，该芯片为4 通道12 位双缓冲的DAC 芯片，工作电压可以是+5V 或-5V～+5V 的模拟电压。

　　输出电压是0～3.3V 的直流电压。功能框图如图2 所示：

　　其中，DAC7625 芯片中LDAC 引脚为载入DAC 引脚，当为低电平时，所有寄存器为透明，保持寄存器里的数据送到转换器输出通道;A1、A0 引脚为寄存器选择引脚，CPLD根据地址总线译码选通不同的A1、A0 组合，从而将1 ~ 4 通道的保持寄存器映射到0xC0000~0xC0003 的地址空间。此外，我们还设计了传送寄存器(DACTLR)，映射地址为0xC0004,这个寄存器的所有数据位都无效，既不可读也不可写。对这个寄存器执行任何读或写操作都会产生一个内部信号，将LDAC 引脚置为低电平，启动转换器工作。其中，整个译码逻辑都是由CPLD 芯片完成。下面介绍译码逻辑的部分VHDL 语言描述：