(2)根据IEEE-754标准的浮点乘法的基本原理，对于两个浮点数的乘法，可将其分解为7个步骤[7]：符号运算、指数运算、尾数移位、尾数运算、规格化、指数调整、舍入。根据这7个步骤，对浮点加/减法进行运算的细化， 在细化流程的基础上，根据IEEE-754标准的浮点格式的限制及异常处理，划分浮点数乘法运算电路的功能模块。图6是浮点乘法器的功能模块设计。

3 综合与仿真
3.1综合
    综合是使用指定的元件，通过综合工具将一个设计从硬件描述(VHDL)转变为一个电路的过程,是VHDL在数字设计中不可缺少的一步[8]。而综合工具可大大缩短数字系统的设计周期，设计人员只需在高层对系统进行综合，可大大提高设计效率，缩减系统开发时间。
    依据在参数化浮点加法器和浮点乘法器的参数配置，设定参数wE=8,wM=23,分别采用RCA和BCLA配置，使用Xilinx ISE 10.1 在VirtexE XCV400E上分别综合一个单精度浮点加法器，综合结果如表2所示。

    设定参数wE=8,wM=23,分别采用默认的方式和Booth配置综合一个单精度浮点乘法器综合结果如表3所示。

3.2 仿真
　 仿真验证是保证一个项目设计成功的重要方法。IP核的设计过程中，利用可编程逻辑器件进行电路验证,对保证设计的正确性和投片成功十分重要。
    依据仿真的基本方法，依照自底向上的仿真流程，在ModelSimPE环境下，对各模块进行仿真验证。图7~图9给出了仿真验证的实例。其中，RCA模块采用wM参数赋值8 bit，综合成一个8 bit行波进位加法器，进行独立的仿真验证；Booth模块采用wM参数赋值8，综合成一个8×8位乘法器，进行独立的仿真验证。

    本文对参数化IP核、浮点运算器设计的相关技术以及参数化在浮点运算器设计中的应用，作了比较深入的研究。给出了参数化IP核的设计方案和设计流程。依照IEEE-754标准，分析了浮点加/减法、乘法的基本原理，并细化设计了适合参数化的浮点运算器流程；最后在Xilinx ISE 10.1和Modelsim 6.6a平台上进行了综合与仿真。
参考文献
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[2] 周武杰,禹思敏. 基于现场可编程门阵列技术的混沌数字通信系统——设计与实现[J]. 物理学报, 2009,58(1).
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