4 DSP软件实现

 　　4.1 基带分系统的数字管理单元

　　DMU是系统的核心控制单元。DMU采用ComPACtPCI接口，板载总容量4百万门的Xilinx Vhrex-2Pro FPGA，所采用的DSP为TI的TMS320C6416系列，处理器频率为600 MHz，同时板上提供了1 GB大容量的DDR存储器。

　　为了模拟试验雷达的回波信号，必须要在基带上对雷达探测射频信号进行相位和频率的调制，并且还要根据雷达所在场景的不同对回波信号做一定的延迟。DMU通过CPCI单板内的DSP将相关的场景参数，如目标数量、目标延时、目标速度、回波的幅度和相位特征调制等相关参数实时加载到FPGA内部，然后通过FPGA控制PDDL产生所被探测目标的延迟回波信号。DSP控制DDS子板完成信号的相位特征调制，并完成多普勒频率偏移调制，通过对中频调制解调组件的幅度控制来实现幅度特征调制。

　　目标的特征调制数据以.tea文件格式预先存储在操控计算机的硬盘。仿真运行时，主控计算机通过CompactPCI接口连续写入DMU，DMU将其中的幅度数据通过CPCI接口的J4/J5输出到中频调制组件实现对目标信号的幅度特征调制。DMU板载的DDS模块通过FPGA接口，采用AD9858实现，工作时钟频率为1 GHz。3块DDS子板用以接收通道的本振产生和发射双通道的本振输出，如图7所示。

　　4.2 宽带分系统的任意波形发生器

　　宽带分系统的探测目标为成像目标，试验雷达所发射的信号为500 MHz带宽的线性调频波LFM，其脉宽为128/256/512/1024μs。

　　按照雷达发射宽带LFM射频波形的参数，采用预先存储LFM的I/Q基带分量数据在DSP的片外DDR的方法;在雷达场景参数、目标参数有更新时，DSP利用ED-MA操作将片外DDR的基带IQ波形数据搬移至DSP的L2存储区，与目标幅度特征参数进行乘累加运算，同时将目标延迟信息调制到基带波形。DSP实现I/Q数据预先存储的方法须借助宽带上变频单元的DDS实现频率、相位实时调制。

　　在一次仿真过程中，目标散射点个数不发生变更。散射点的模拟个数为0～5个;0表示没有成像目标需要仿真。而对于一次仿真过程，目标散射点的延迟、幅度、速度参数会以数据帧的方式提前下发到宽带分系统两片6455DSP的片外DDR存储区做I/Q分量计算;存储区的基地址为0xE0000000。每帧数据包含16个双字;按照最小场景更新周期10 ms计算，30 min仿真时间需要加载的参数总量为约11 MB的数据量。

　　根据雷达发射机可能选用的参数，利用CCS软件进行任意波形算法的设计验证、运行时间估算及程序优化，提高目标特性数据的实时计算速率，满足雷达场景更新要求小于等于100 ms。仿真的控制主要包括仿真过程中标志寄存器的复位以及每次仿真所涉及的目标散射点个数。两片DSP定义的仿真控制寄存器的基地址DSP_BaseAdd都为0x009FFE00;另外，DSPA的CE4空间映射有FPGA的片内寄存器。C6455 DSP的C程序如下：

　　上电后，TMS320C6455首先完成PLL、EMIFA、DDR2的时序配置。AWG板双C6455 DSP的主频都为1 GHz;板上所载的IDT的双端口RAM IDT70 T3509有3片。其中两片位于两片6455 DSP之间，各自端接两个DSP的EMI-FA总线，主要用于双DSP之间的数据交换，另外一片两端都端接在FP-GA，没有直接和DSP EMIFA接口连接。文中的任意波形发生器的IQ通道特征数据的计算不会涉及到DSP之间的数据交换，故宽带目标的雷达回波IQ数据写入到FPGA片内的2K字的DPRAM中。

　　5 总结

　　本模拟器是采用的是操控计算机加DSP和FPGA的组合结构。DSP信号处理技术要充分利用DSP的信号处理库和内联函数，并合理地进行功能分割以进行充分的优化，这样才能得到最优的总体性能。

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