为了使AD采集系统满足设计指标，借助HyperLynx仿真软件的辅助，完成对ADS5463采集系统的板级仿真，减小甚至消除因为阻抗不匹配或者端接错误而带来的振铃，使AD采集系统可以正常工作在指定的频率(500MHz)。并应用上文的公式(1)(2)(3)对实验结果进行计算和分析。

　　高速数字采集板的信号完整性验证板的叠层结构如图1所示。

　　图1 验证板的叠层结构

　　为了使多层印制板在正常工作时能够满足电磁兼容和敏感度标准，在进行多层印制板的分层及堆叠设计时应该从信号的返回路径及电源和地层的阻抗这两个方面考虑。

　　对于多层板中的传输线，驱动器受到的阻抗主要由信号路径和与之最近的平面构成的阻抗决定的，而与实际连接在驱动器返回端的平面无关。对于高速数字板而言，信号线的良好端接变的很重要。我们希望驱动器受到的阻抗是可以控制的，这样易于在设计时对信号线进行良好的端接。为了满足阻抗可控的要求，在设计高速数字板时要求布线层应安排与映像平面层相邻，重要的信号线应该紧邻地层。这里的映像平面层指的是电源层和地层，即信号的返回路径应该是电源层或者地层。板上的信号层InnerSignal1遵循上述设计原则。InnerSignal1与GND1和VCC1两个映像平面层相邻，形成了带状线结构，在设计时方便通过控制介质的厚度和走线宽度来控制传输线的特征阻抗。

　　除了信号的返回路径，电源和地阻抗也是在分层时要考虑的一个因素。为了减小地弹和轨道塌陷，在设计时应该尽量的减少电源和地之间的感性阻抗。为了尽可能的减少电源和地之间的感性阻抗，要求电源平面和地平面相邻并且尽可能的靠近。FPGA的核电压布在VCC2电源层。板上的电源层VCC2和GND层相邻并且介质厚度仅为5mil，这将使VCC2和GND之间的感抗较小。

　　验证板上的器件为：AD9517时钟芯片一片用于给ADS5463提供时钟，ADS5463一片用于数据采集，两片FPGA为ALTEra公司的StratixII系列的EP2S60用于接收和处理AD采集后的数据，LT1764五片用于提供板上的电源。

　　首先对ADS5463的时钟线进行分析。为了使ADS5463有一个较高的信噪比，AD9517的输出时钟设为LVPECL电平。验证板上由AD9517到ADS5463的时钟线布局如图2所示。

　　图2 时钟线的PCB布局图

　　对时钟信号采用交流耦合并联端接的方式。图2中的R517为并联端接电阻，阻值为100Ω。C523和C522为交流耦合隔直电容，容值为0.1nF，C523和C522的存在将使ADS5463的时钟信号以ADS5463自带的2.5V参考电平作为共模电压。R515和R516为零，在本设计中不起作用。由于LVPECL输出为射随输出结构，故需要两个电阻拉到一个直流偏置电压。电阻R513和R514用来提供偏置电压，电阻值为200Ω。时钟线clk-、clk+布局在顶层，为一对边缘耦合微带线。微带线clk-、clk+的结构为：s=4mil，h=5mil、Z0=62.72Ω，介质为FR4。由式(1)可计算得Zdiff=99.03Ω。显然，传输线的特征阻抗和端接电阻R517的阻值相差很小，时钟信号存在极轻微的反射。利用HyperLynx仿真软件对时钟线clk-、clk+进行仿真。ADS5463的时钟输入端接收到的时钟信号的眼图如图3所示。

　　图3中六边形的部分和矩形的边框为眼图的测试模板，其他部分为接收端的眼图。对于LVPECL电平而言，噪声容限为200mV。输出电压典型值为800mV，最大阈值电压为300mV。ADS5463的上升时间和下降时间的典型值为500ps(注：这里的上升时间和下降时间指的是上升沿和下降的20%到80%这一段长度所占用的时间)。根据这些参数我们设定用于眼图测试的模板。用于眼图测试的模板是图3中的六边形。

　　图3 时钟信号的眼图

　　仿真的结果显示：眼图的宽度为1ns，眼图张开的高度约为850mV，过冲的高度约为80mV，接收端的眼图并未碰到模板。从上述分析来看，由ADS5463接受到的差分时钟信号符合LVPECL电平的标准，可以在AD采集系统中使用。仿真的眼图并不完美，眼图中产生的小幅度的振铃及过冲与端接电阻、隔直电容以及提供偏置电压的电阻处的短桩线所引发的阻抗突变有关。减小这些短桩线的长度会进一步提高眼图的质量。

　　除了时钟线以外，板上另一组需要仿真的重要信号线是ADS5463的数据线。ADS5463将AD转换后的数据通过12位数据总线送往StratixII进行处理。完成对AD时钟线的仿真后，下一步对AD的数据线进行仿真。板上的数据线布局如图4所示。

　　图4 数据线的PCB布局图

　　验证板上第二组传输线为数据线D5+/D5-。该差分线为ADS5463到StratixII之间的数据线。ADS5463为发送器、StratixII为接收器，StratixII提供100Ω的片上端接。数据的传输速率为500MHz，LVDS电平。第二组传输线的长度为2.83in，传输线绝大部分在Signal1信号层，只有极短的部分在顶层。对于D5+这根传输线位于顶层的微带线的长度为105.86mil(0.10586in)，对于D5-这根传输线位于顶层的微带线的长度为95.07mil(0.09507in)。即发生阻抗突变的传输线的长度足够短，虽然依旧发生了反射但这些反射却被信号的上升或者下降沿遮盖住了，这些反射对传输线的信号完整性产生的影响可以被忽略。传输线D5+/D5-的特征阻抗由在Signal1信号层的部分决定。

　　对于D5+/D5-在信号层Signal1部分的带状线而言;Z0=52.43Ω、b=12mil、s=9mil、介质为FR4。由式(2)的Zdiff=99.13Ω。即带状线的差分阻抗为Zdiff=99.13Ω。

　　利用HyperLynx仿真软件对ADS5463的数据线D5-、D5+进行仿真。接收端的StratixII得到的数据信号的眼图如图5所示。

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