DPLL设置

　　为了满足ITU-T G.813 SEC、ITU-T G.8262 EEC或Telcordia GR-1244 stratum 3时钟同步要求，必须对DPLL进行以下设置：

　　DPLLCR6.AUTOBW=0

　　DPLLCR6.LIMINT=1 （复位默认值）

　　DPLLCR1.UFSW=1

　　DPLLCR4.LBW=00111 （将带宽设置为0.06Hz或更低）

　　DPLLCR6.PBOEN=1 （复位默认值）

　　DPLLCR5.FLEN=0

　　此外，建议进行如下设置：

　　HRDLIM[15:0]=421Eh，DPLL频率限制为±9.5ppm

　　DPLLCR5.FLLOL=1 （复位默认值），达到HARDLIM时导致DPLL失锁

　　DPLLCR2.HOMODE=10，MINIHO=10，指定使用5.8min保持平均

　　DS314xx_1Hz.mfg初始化脚本对DS314xx IC的DPLL1进行配置，满足上述必要设置和推荐配置。

　　锁定至1Hz输入时钟时重新定义寄存器字段

　　PHASE字段

　　DPLL锁定至1Hz输入时钟时，PHASE字段被重新定义，单位为纳秒，分辨率为1ns。DPLL锁定至kHz或MHz量级的输入时钟时，PHASE寄存器说明请参考数据资料。

　　FINELIM和COARSELIM字段

　　DPLL锁定至1Hz输入时钟时，FINELIM字段没有任何意义，必须将其忽略。COARSELIM字段规定DPLL的相位限制。此外，COARSELIM被重新定义，所以DPLL的相位门限为2COARSELIM × 32ns。一旦PHASE字段的数值超过该相位门限，PLL1SR或PLL2SR中的PALARM状态置位。DPLL状态机则立即转换至失锁状态。DPLL锁定至kHz或MHz输入时钟时，FINELIM和COARSELIM字段说明请参考数据资料。

　　1Hz信号的外部监测要求

　　外部监测

　　DS314xx输入时钟监测逻辑不能监测1Hz输入时钟。此外，DS314xx DPLL不能因为缺少有效的1Hz输入时钟（即没有时钟沿）或频偏而失效。如果需要监测1Hz输入时钟的有效信号和/或频率，则必须在DS314xx器件外部增加监测功能。

　　对于来自系统或子系统（GPS接收机或IEEE 1588等从设备）的1Hz信号，系统可能已经对1Hz信号源进行了必要监测。这种情况下，系统软件可从信号源接收时钟的状态信息，并且利用相应的VALCR位控制1Hz时钟的有效工作或禁止。

　　如果系统没有对1Hz信号源进行必要监测，则可在FPGA逻辑电路中构建监测电路。将来自DS314xx的高速时钟信号（例如50MHz或100MHz）连接至FPGA。FPGA内部逻辑电路可在每个1Hz时钟周期内对高速时钟信号进行计数。如果使用100MHz时钟信号时，以这种方式测量频率时，分辨率可以达到0.01ppm。如果发现测得的频率过高或过低，FPGA的监测逻辑电路可以指示频率超出技术指标。随后，系统软件即可利用DS314xx器件中的VALCR位禁止1Hz时钟操作。

　　工作在1Hz时钟时，如果将VALCR位清零，DPLL将自动锁定到下一优先级的有效输入时钟；如果没有其它时钟，则可切换到保持状态。其它输入可以是1Hz或更高频率的任意时钟。

　　1Hz输入时钟无效时，DS314xx DPLL的工作状况

　　DPLL锁定到一个停止翻转（例如电缆断开）的1Hz输入时钟时，DPLL不能快速识别时钟没有翻转。这是因为信号出现时，DPLL每秒只能接收到一个相位更新。DPLL在数秒内才能退出锁存状态，并且可能在PreLOCked/Prelocked2、锁存、失锁状态之间切换状态，不会进入保持状态。

　　当DPLL退出锁存状态（如果使能，会在DS314xx INTREQ引脚产生中断请求），系统软件应该有所反应，判断1Hz信号故障，然后清除VALCR位。此时，允许DPLL切换到下一个有效输入，或在没有其它输入时钟的情况下进入保持状态。

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