3 捕获和跟踪环在FPGA上的实现
    本系统采用ALTEra公司的系列芯片，用VHDL语言编程，在QUARTus 8．0中建模仿真。按照如下步骤完成扩频码的捕获和跟踪，并给出了仿真波形图，进行了结果分析。
    接收信号经过A／D变换之后进入FPGA，首先进入捕获模块，每一个PN码片时刻都有一个相关值输出，当相关值大于门限表示捕获成功，转入跟踪阶段。在跟踪阶段，PN码发生模块根据码时钟产生模块的时钟信号产生三路PN码(超前、中间、滞后)，接收信号与三路PN码在鉴相模块分别进行相关，中间一路产生解扩码输出，超前、滞后两路的相关值作差并将结果输出至码时钟产生模块，来调整PN码时钟，从而控制PN码的相位，每次调整1／8个码片周期。当连续三次中间一路的相关值小于门限时表示已经失步，需要重新捕获，接下来将转入捕获阶段。沿此环路即可实现本地PN码与接收扩频码的捕获和跟踪，进而完成信号的解扩输出。
3．1 码时钟发生模块仿真结果分析
    图5给出了码时钟发生模块的仿真结果。其中cyclk是系统输入时钟；e_clk为超前指示，l_clk为滞后指示，pnclk为输出PN码时钟。当e_clk为高电平时，在左侧黑实线处可看到该模块输出的pnclk滞后了1／8个PN码元；当l_clk为高电平时，在右侧黑实线处可看到输出的pnclk会提前1／8个PN码元。

3．2 捕获仿真结果分析
    图6(a)是捕获阶段的仿真结果图。其中cyclk是系统输入时钟；pnclk是捕获阶段产生本地：PN码的PN时钟；reset是复位信号；sigin是输入扩频信号，jiekuo是输出解扩信号；shibuj是捕获模块的启动使能信号，高电平有效；genzong是跟踪环路的启动使能信号，高电平有效；xiangguangzhi是接收信号与本地PN码的相关值累加和。图6(b)中将xiangguanzhi信号放大，门限设置为1 760。在图中右侧黑实线处，此时相关值已经大于门限，表示捕获成功，置genzong信号为高电平，shibuj信号为低电平，启动跟踪环路，终止捕获环路。同时产生三路PN码。

3．3 跟踪环路仿真结果分析
    图7是跟踪仿真结果图。其各信号代表的意思同上。人为调整sigin的相位，跟踪环路总是可以跟踪输入扩频信号的变化，并准确解扩输出，上述解扩输出结果为01000010。其中黑色实线处是解扩毛刺，不影响结果的输出。

3．4 连续三次失步之后转入重新捕获仿真结果及分析
    图8中cyclk是系统时钟信号，pnclk是捕获模块产生PN码的PN时钟；reset是系统复位信号；sigin是输入扩频信号，genzong是跟踪环路的使能信号，高电平有效；shibuj是捕获的启动使能信号，高电平有效；图中每个黑色实线处是一个PN码周期的结束处，即两道黑色实线之间是一个PN码周期。在第三道黑色实线后genzong信号变为低电平，shibuj信号变为高电平，即跟踪环路终止，捕获环路重新启动。

4 结语
    本文介绍了直扩系统中PN码同步捕获和跟踪的方法，用VHDL语言完成了电路各个模块的编程实现，在Quartus 8．0中进行了仿真，并给出了仿真波形，证明电路工作正确可靠，满足设计要求。

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