3.3 参考电压

ADS5287的参考电压的产生方式可以很灵活，有3种模式可供选择：内部产生、外部输入参考电压或外部输入VCM电压。

在本设计中，内部产生模式能够满足应用，并且使用内部模式不需要另外提供电压源，可简化电路设计。所以在本文的设计中，ADS5287的参考电压的产生采用内部产生的模式。

在内部产生模式下，内部参考电压电路产生REFt（2.5 V）、REFb（0.5 V）、Vcm(1.5 V)，供8路ADC使用。REFt(2.5 V)和REFb(0.5 V)电压差值为2.0 V，决定了模拟输入信号的差分电压动态范围为2.0 Vpp。Vcm为1.5 V， 模拟输入信号的直流偏置电压范围为1.5 V±0.05 V。

4 PCB设计与信号完整性仿真

4.1 PCB设计

考虑到该设计是用于MIMO技术的，因此各通道的信号应该同时到达ADC，故各通道的模拟信号线之间应该等长。另外，因为在该应用中ADS5287的采样率较高，而数据输出是串行输出，因此数据输出的信号速率很高。例如，若采样率为65 MS/s，AD采样分辨率为10 bit，则数据传输速率为65×10＝650 MHz。这就要求在PCB设计时要充分考虑信号完整性问题和时序问题。需要慎重选择PCB的层叠结构、各类信号线的线宽，线距以控制走线的阻抗和差分线的差分阻抗。在本设计中，采用6层板，层叠结构为：信号-地-信号-电源-地-信号，层间填充介质选用介电常数为4.8的FR4。顶层信号层和底层信号层到地层距离为5 mil，顶层和底层单端信号走线线宽为6 mil，走线的特性阻抗为57.34 Ω。顶层的差分信号走线线宽为5 mil，间距为5 mil，差分阻抗为100.31 Ω。

各通道的差分数据线之间应该等长，且与时钟线等长。另外，每根差分对的差分线之间也要求等长、并且差分对内部两根差分线之间的等长要优先于差分对之间的等长，因为差分对内部差分线之间的长度不匹配会同时带来信号完整性问题和时序偏移问题。为了满足上述布线规则，PCB布线采用了蛇形走线。在布线设计时严格控制了ADCLK、LCLK、OUT1～OUT8这10对差分线的线长，任何两根线的长度偏差保持在±5 mil之内，保证了各信号在PCB走线上的传输延迟偏差很小(在±0.83/s之内)，可以忽略。

4.2 信号完整性分析

在本文所设计的系统中，ADS5287的8个数据通道的输出以及2个时钟输出为高速信号线，数据速率高达650 Mb/s，均采用LVDS电平标准。为了验证高速信号线的信号完整性，在完成系统的PCB设计之后，使用Hyperlynx软件的Boardsim工具对PCB设计进行了信号完整性分析。仿真中，ADS5287和EP3C120F780C7N所使用的模型均为制造商提供的IBIS模型，所以得到的结果具有重要的参考价值。

4.2.1反射分析

图4所示为对三种信号线接收端波形仿真的结果，(a)、(b)、(c)的波形为LVDS接收端正负端信号，(d)、(e)、(f)的波形为接收端的差分信号（正端与负端的电压差）。主要观察(d)、(e)、(f)的波形，因为LVDS接收器是通过检测正负接收端电压的差值来判决的。图4（a）、（d）为ADCLK，其频率为65 MHz，图4(b)、(e)为LCLK，其频率为390 MHz，图4(c)、(f)为数据线，数据速率为650 MHz。(a)、(b)、(c)中示波器横轴刻度为5 ns/div，(d)、(e)、(f)中示波器横轴刻度为1 ns/div。由仿真结果可知，使用差分信号线有效抑制了共模干扰，时钟线上波形在边沿处的单调性很好，较平滑，没有出现因反射而引起的锯齿状抖动。数据线上频率较高为650 MHz，波形也很平滑，没有出现因反射而引起的锯齿状抖动。

4.2.2 串扰分析

因为ADS5287的数据输出频率较高，而各通道的数据线彼此靠得很近，故有必要对这些线进行串扰分析。在Boardsim中对所有可能受到攻击的ADS5287的输出数据线和时钟线进行了串扰分析，结果如图5所示。图中虚线为接收端高低电平判决门限。实线为各接收端接收高电平时，叠加的串扰。由图5可知，结果中最大的串扰峰峰值为25 mV，叠加了串扰的高电平信号仍然远远高于高电平判决门限电平。从该分析可看出，利用LVDS电平标准来进行高速数据传输，能有效抑制信号线间的串扰。首先，作为攻击者，差分线上的电流大小相等，方向相反，差分线又彼此靠近，对外的干扰可相互抵消。其次，作为被干扰者，差分线由于彼此靠近，受到的干扰相同，差分信号中干扰被抵消。

本文介绍了TI公司的ADS5287模数转换器的结构、原理以及应用电路设计。并结合ALTEra公司的CycloneⅢ系列的FPGA芯片EP3C120F780C7N，设计了支持8通道的MIMO中频接收机的电路。对设计完成后的PCB中的重要高速信号线进行了信号完整性仿真。
 

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